MX2007013857A - Metodo y aparato para proporcionar intercalacion mejorada de canal. - Google Patents

Abstract

Se proporciona un procedimiento para intercalacion de canal. Una pluralidad de simbolos se recibe y se dividen en una pluralidad de subbloques. Los subbloques forman una pluralidad de subsecuencias. Se genera una primera secuencia de salida a partir de las subsecuencias. Las subsecuencias de la primera secuencia de salida se seleccionan y se perforan para generar una segunda secuencia de salida, y se intercala la segunda secuencia de salida.

Description

MÉTODO Y APARATO PARA PROPORCIONAR INTERCALACIÓN MEJORADA DE CANAL SOLICITUDES RELACIONADAS Esta solicitud reclama el beneficio de la fecha de presentación previa bajo el código 35 de los Estados Unidos, § 119 (e) de la Solicitud Provisional de los Estados Unidos Serie No. 60/680,285 presentada el 12 de mayo de 2005, titulada "Intercalador Mejorado de Canal para Soportar Servicios de Comunicación", y la Solicitud Provisional Serie No. 60/677,495 presentada el 4 de mayo de 2005, titulada "Método y Aparato para Codificar Perforación e Intercalación de Canal"; cuya exposición íntegra se considera forma parte de la presente, como referencia.

CAMPO DE A INVENCIÓN La invención se refiere a las comunicaciones, y más particularmente, a la provisión de intercalación de canal.

ANTECEDENTES DE LA INVENCIÓN Los sistemas de radiocomunicación, como sistemas celulares (por ejemplo, sistemas de espectro amplio (como redes de Acceso Múltiple de División de Código (CDMA por sus siglas en inglés) ) , o redes de Acceso Múltiple de División de tiempo (TDMA por sus siglas en inglés)), les proporcionan a los usuarios la conveniencia de movilidad junto con un gran grupo de servicios y características. Esta conveniencia ha multiplicado la adopción significativa por un número cada vez mayor de consumidores, como un modo aceptado de comunicación para negocios y usos personales. Para promover la adopción mayor, la industria de las telecomunicaciones, desde los fabricantes hasta los proveedores de servicios, ha estado de acuerdo en los grandes gastos y esfuerzos para desarrollar estándares para protocolos de comunicación que están detrás de los diversos servicios y características. Un área clave de esfuerzo implica servicios de transmisión y de transmisión múltiple. El desarrollo de estándares de transmisión, principalmente en el área de intercalación de canal, no se ha proporcionado adecuadamente para tales servicios de transmisión y de transmisión múltiple. Por lo tanto, existe una necesidad para un procedimiento que proporcione un esquema de intercalación de canal que se optimice para los servicios de transmisión y de múltiple transmisión.

SUMARIO DE LA INVENCIÓN Estas y otras necesidades se enfrentan por la invención, en la cual se presenta un procedimiento para la intercalación de canal en un sistema de comunicación que proporciona, por ejemplo, servicios de transmisión y de transmisión múltiple. De acuerdo a un aspecto de una modalidad de la invención, un método comprende recibir una pluralidad de símbolos. El método también comprende dividir los símbolos en una pluralidad de subbloques. Los subbloques forman una pluralidad de subsecuencias. Adicionalmente, el método comprende generar una primera secuencia de salida a partir de las subsecuencias. Además, el método comprende seleccionar las subsecuencias de la primera secuencia de salida y perforar la primera secuencia de salida para generar una segunda secuencia de salida, e intercalar la segunda secuencia de salida. De acuerdo con otro aspecto de una modalidad de la invención, un aparato comprende un módulo reordenador de símbolos, configurado para recibir una pluralidad de símbolos y para dividir los símbolos en una pluralidad de subbloques. El aparato también comprende un módulo de repetición de subbloques, configurado para repetir los subbloques. Los subbloques forman una pluralidad de subsecuencias. El módulo de repetición de subbloques está configurado además para generar una primera secuencia de salida a partir de las subsecuencias. Adicionalmente, el aparato comprende un módulo de selección de secuencia y puntuación, configurado para seleccionar las subsecuencias de la primera secuencia de salida y para perforar la primera secuencia de salida, para generar una segunda secuencia de salida. Además, el aparato comprende un módulo de intercalación de matriz, configurado para intercalar la segunda secuencia de salida. De acuerdo a otro aspecto de una modalidad de la invención, un método comprende codificar una pluralidad de señales como símbolos codificados, y cifrar los símbolos codificados. El método también comprende intercalar los símbolos cifrados. El paso de intercalación incluye reordenar los símbolos codificados, en donde los símbolos codificados se distribuyen secuencialmente en una pluralidad de subbloques. El paso de intercalación también incluye realizar la repetición de los subbloques, en donde los subbloques están formados en subsecuencias. También, el paso de intercalación incluye efectuar la selección y puntuación de las subsecuencias, y aplicar un esquema de intercalación de matriz a los símbolos asociados con las subsecuencias seleccionadas y perforadas. Además, el método comprende modular los símbolos intercalados como señales moduladas, y transmitir las señales moduladas. De acuerdo a otro aspecto de una modalidad de la invención, un sistema comprende un codificador, configurado para codificar una pluralidad de señales como símbolos codificados. El sistema también comprende un cifrador configurado para cifrar los símbolos codificados, y un intercalador de canal configurado para intercalar los símbolos cifrados. El intercalador de canal está configurado para realizar el paso de reordenación de los símbolos codificados, en donde los símbolos codificados están distribuidos secuencialmente en una pluralidad de subbloques. Adicionalmente, el intercalador de canal está configurado para realizar el paso de efectuar la repetición de los subbloques, en donde los subbloques están formados en subsecuencias. Además, el intercalador de canal está configurado para realizar el paso de efectuar la selección y puntuación de las subsecuencias, y aplicar un esquema de intercalación de matriz a los símbolos asociados con la subsecuencias perforadas y seleccionadas. Además, el sistema comprende un modulador configurado para modular los símbolos intercalados como señales moduladas. Otros aspectos, características y ventajas adicionales de la invención son fácilmente evidentes a partir de la siguiente descripción detallada, simplemente ilustrando diversas modalidades e implementaciones particulares, que incluyen el mejor modo contemplado para llevar a cabo la invención. La invención también tiene la capacidad de otras y diferentes modalidades, y sus diversos detalles se pueden modificar en varios aspectos obvios, todos ellos sin apartarse del espíritu y alcance de la invención. Por consiguiente, los dibujos y la descripción se deben considerar como ilustrativos por naturaleza, y no como restrictivos.

BREVE DESCRIPCIÓN DE LOS DIBUJOS La invención se ilustra a manera de ejemplo, y no a manera de limitación, en las figuras de los dibujos anexos, en donde números de referencia similares se refieren a elementos similares y en los cuales: La figura 1 es un diagrama de la arquitectura de un sistema inalámbrico, capaz de soportar varios aspectos de servicios de Transmisión-Transmisión Múltiple, de acuerdo con una modalidad de la invención; La figura 2 es un diagrama de una cadena de transmisión para soportar servicios de Transmisión-Transmisión Múltiple; La figura 3 es un diagrama de una cadena de transmisión que incluye un intercalador de perforador/canal para soportar servicios de Transmisión- Transmisión Múltiple, de acuerdo con una modalidad de la invención; La figura 4 es un diagrama de flujo de un proceso para intercalación de canal, de acuerdo con una modalidad de la invención; La figura 5 es un diagrama de un esquema para reordenación de símbolos, de acuerdo a una modalidad de la invención; La figura 6 es un diagrama de flujo de un proceso para proporcionar repetición de subbloques, de acuerdo con una modalidad de la invención; La figura 7 es un diagrama de flujo de un proceso para proporcionar selección y puntuación de secuencias, de acuerdo con una modalidad de la invención; La figura 8 es un diagrama de una carga útil ejemplar, utilizada en el proceso de la figura 4, de acuerdo a una modalidad de la invención; La figura 9 es un diagrama de un esquema de perforación utilizado en el proceso de la figura 4, de acuerdo a una modalidad de la invención; Las figuras 10A y 10B son diagramas de construcciones ejemplares de carga útil utilizadas en el proceso de la figura 4, de acuerdo a una modalidad de la invención; La figura 11 es un diagrama de flujo de un proceso para intercalación de matriz, de acuerdo con una modalidad de la invención; Las figuras 12A-12F son gráficas que muestran desempeño del intercalador del perforador/canal de la figura 3; La figura 13 es un diagrama de hardware que se puede utilizar para implementar varias modalidades de la invención; Las figuras 14A y 14B son diagramas de diferentes sistemas de teléfono móvil celular, capaces de soportar varias modalidades de la invención; La figura 15 es un diagrama de componentes ejemplares de una estación móvil, capaz de operar en los sistemas de las figuras 14A y 14B, de acuerdo a una modalidad de la invención; y La figura 16 es un diagrama de una red empresarial capaz de soportar los procesos descritos en la presente, de acuerdo a una modalidad de la invención.

DESCRIPCIÓN DE LA MODALIDAD PREFERIDA Se describen un aparato, método y software para proporcionar intercalación de canal en un sistema de comunicación. En la siguiente descripción, para fines de explicación, se establecen numerosos detalles específicos con el fin de proporcionar una comprensión completa de la invención. Sin embargo, es evidente para alguien experto en la técnica que la invención se puede practicar sin estos detalles específicos o con un arreglo equivalente. En otras palabras, se muestran estructuras y dispositivos bien conocidos, en forma de diagrama de bloques con el fin de evitar el oscurecimiento innecesario de la invención. Aunque la presente invención se describe con respecto a una red de radiocomunicación (como un sistema celular) , es evidente por un experto en la técnica que la presente invención tiene aplicabilidad a cualquier tipo de sistema de comunicación, que incluye los sistemas cableados. Adicionalmente, las diversas modalidades de la presente invención se describen con respecto a códigos Turbo; no obstante, se considera que estas modalidades son aplicables a otros esquemas de codificación (por ejemplo, códigos convolucionales y/o de bloques). A manera de ejemplo, una red radioeléctrica opera de acuerdo al estándar del Proyecto 2 de Sociedad de Tercera Generación (3GPP2 por sus siglas en inglés) para soportar Datos en Paquete a Alta Velocidad (HRPD por sus siglas en inglés), en particular, Transmisión-Transmisión Múltiple mejorada (EBCMCS por sus siglas en inglés). La Transmisión-Transmisión Múltiple mejorada (EBCMCS) se ha propuesto para lxEV-DO, que introdujo la modulación de Multiplexión de División de Frecuencia Ortogonal (OFDM por sus siglas en inglés) para combatir un canal de desvanecimiento de trayectos múltiples. La presente invención, de acuerdo a varias modalidades, mejora el desempeño de los sistemas EBCMCS. Se proporciona una descripción más detallada de los HRPD y EBCMCS en 3GPP2 C30-20040607-060, titulados "Transmisión-Transmisión Múltiple Mejorada para HRPD", Junio 2004; 3GPP2 C30-20040823-060, titulado "Descripción Detallada de la Descripción en forma de Ondas de Transmisión BCMCS Mejorada", Agosto 2004; y TSG-C . S0024-IS-856, titulado "Especificación de Interfaz Aérea de Datos en Paquete a Alta Velocidad cdma2000"; cuya exposición íntegra se considera forma parte de la presente, como referencia. La figura 1 es un diagrama de la arquitectura de un sistema inalámbrico capaz de soportar varios aspectos de servicios de transmisión-transmisión múltiple, de acuerdo con una modalidad de la invención. La red radioeléctrica (100) incluye una o varias terminales de acceso (ATs) (101) de las cuales se muestra una AT (101) en comunicación con una red de acceso (AN) (105) sobre una interfaz aérea (103). La AT (101) es un dispositivo que proporciona conectividad de datos a un usuario. Por ejemplo, la AT (101) puede estar conectada a un sistema de cómputo, como una computadora personal, un asistente digital personal, etc., o un aparato celular habilitado para servicio de datos. Como se describe más completamente enseguida, la AT (101) emplea una cadena de transmisión que incluye un intercalador de canal que, en varios aspectos de la invención, factoriza en los servicios de transmisión-transmisión múltiple. La AN (105) es un equipo de red que proporciona conectividad de datos entre una red de datos conmutada por paquete, como la Internet global (113) y la AT (101). En los sistemas cdma2000, la AT (101) es equivalente a una estación móvil, y la red de acceso es equivalente a una estación base. La AN (105) se comunica con un Nodo de Servicio de Datos en Paquete (PDSN por sus siglas en inglés) (111) a través de una Función de Control de Paquetes (PCF) (109). Cualquiera de la AN (105) o la PCF (109) proporciona una función de SC/MM (Control de Sesión y Gestión de Movilidad) , que entre otras funciones incluye almacenamiento de la información relacionada con la sesión HRPD, realización del procedimiento de autenticación de terminal para determinar si una AT (101) debe autenticarse cuando la AT (101) está accediendo a la red radioeléctrica, y gestionar la posición en la AT (101) . La PCF (Í09) se describe adicionalmente en 3GPP2 A.S0001-A v2.0, titulada "Especificación de Interoperabilidad de Interfaces de Red de Acceso 3GPP2", Junio de 2001, cuya exposición íntegra se considera forma parte de la presente, como referencia. Además, la AN (105) se comunica con una AN-AAA (entidad de Autenticación, Autorización y Contabilidad) (107), que proporciona las funciones de autenticación y autorización de terminal para la AN (105). Tanto los estándares de interfaz aérea CDMA2000 lxEV-DV (Evolucionario/Datos y Voz) como IX EV-DO (Evolucionario/Datos Solamente) especifican un canal de datos en paquete para utilizarse en el transporte de paquetes de datos sobre la interfaz aérea en el enlace hacia delante y el enlace inverso. Un sistema de comunicación inalámbrico se puede diseñar para proporcionar varios tipos de servicios. Estos servicios pueden incluir servicios de punto a punto, o servicios exclusivos como datos de voz y de paquete, mediante los cuales el dato se transmite desde una fuente de transmisión (por ejemplo, una estación base), hacia una terminal receptora específica. Estos servicios también pueden incluir servicios de punto a puntos múltiples (es decir, transmisión múltiple), o servicios de transmisión, así el dato se transmite desde una fuente de transmisión hacia diversas terminales receptoras. Un procedimiento para transmitir señales sobre el sistema de comunicación (100) es utilizar una terminal con una cadena transmisora de la figura 2. Esta cadena transmisora se ilustra para proporcionar una línea base, para comparar con la cadena transmisora de la figura 3; el desempeño de ella se describe en las figuras 12A-12F. La figura 2 es un diagrama de una cadena transmisora para soportar servicios de Transmisión-Transmisión Múltiple. Una cadena transmisora (200) soporta servicios de Transmisión-Transmisión múltiple, Mejorados (EBCMCS), empleando la modulación de Multiplexión de División de Frecuencia Ortogonal (OFDM) . Los paquetes de capa física de EBCMCS son codificados en Turbo con velocidad de codificación R = 1/5 por un codificador Turbo (201). El codificador Turbo (201), en una modalidad ejemplar, se utiliza en conjunto con un código externo, como el código de Reed-Solomon (RS) . El cifrador (203) cifra la salida del codificador, que después se intercala por canal por el intercalador de canal (205) , se repite si es necesario, y se trunca por el módulo de truncamiento (207) para acomodar diferentes velocidades de datos a partir de 409.6 kbps hasta 1.8432 Mbps. La secuencia truncada enseguida es mapeada por el modulador (209). Las velocidades de transferencia de datos logradas por seis diferentes esquemas de codificación y modulación (MCS) de EBCMCS se dan en la tabla 1 siguiente.

Para lograr mejor desempeño, se introduce un proceso de reordenamiento de cambio cíclico (211) después de la modulación. El proceso de inserción de tonos de guarda se implementa enseguida por el módulo de inserción (213), y después por la inserción de tono piloto por el módulo de inserción de tono piloto (215) en la señal. Después de la modulación de 16 QAM (modulación de amplitud de cuadratura) , existen 240 símbolos de datos modulados 16-QAM por bloque de símbolo, los cuales, junto con los 64 símbolos indicadores de manipulación de cambio en fase en cuadratura (QPSK) y 16 símbolos de guarda, constituyen un bloque OFDM con 320 tonos. Después de la propagación de QPSK de dominio de frecuencia por el propagador (217), unido a un registro de cambio de retroalimentación lineal (LFSR) (219) que suministra las secuencias PN, se obtienen los símbolos de datos de dominio de tiempo de la Transformación de Fourier Rápida Inversa (IFFT) por el módulo IFFT (221) . Después de la adición del prefijo cíclico (CP) por el módulo de prefijo cíclico (223) y la retención de pseudorruido (PN) utilizando el módulo de retención de PN en cuadratura (225) , los símbolos de datos de dominio de tiempo se multiplexan temporalmente con los canales de control de Acceso Medio (MAC) e indicador por el multiplexor (227) de acuerdo con TSG-C . S0024-IS-856, con el canal de tráfico IS-856 que se reemplaza por el canal de tráfico de Transmisión-Múltiple Transmisión Mejoradas (EBM) (como se detalla en C30-20040823-060) . Además, la señal multiplexada temporalmente se entrelaza por intervalos (si es una transmisión de múltiples intervalos), se propaga en el PN de cuadratura por el módulo (229) , y se filtra en la banda base por el filtro de forma de pulsos (231). La señal resultante después se transmite sobre la interfaz aérea (103). Tradicionalmente, el esquema del intercalador de canal (205) y el módulo de truncamiento (207) es exactamente el mismo que aquel en lxEV-DO (TSG-C . S0024-IS-856) , es decir, los subbloques de bits U, sistemático, bits de paridad V0/V 0 y Vi/V' i , se intercalan separadamente, y el módulo de truncamiento (207) proporcionan ciertos patrones de perforación para bits de paridad, mientras que los bits sistemáticos se mantienen y se transmiten siempre en el primer intervalo. El intercalador de canal (205) está diseñado a favor de HARQ (Redundancia Incrementada) para la transmisión única. Para el ambiente de Transmisión-Múltiple Transmisión, no existe tal restricción; el diseño del intercalador de canal de la figura 3 reconoce este hecho, y por lo tanto, optimiza la transmisión para este ambiente . La figura 3 es un diagrama de una cadena de transmisión que incluye un intercalador de perforador/canal para soportar servicios de Transmisión-Múltiple Transmisión, de acuerdo con una modalidad de la invención. En la cadena de transmisión (300), se utiliza codificación Turbo, a través de un codificador Turbo (301), como en el ejemplo de la figura 2; las señales codificadas son codificadas Turbo con un código RS externo y cifradas por el cifrador (303). Bajo este procedimiento, un intercalador de perforador/canal (305) reemplaza el intercalador de canal (205) y el módulo de truncamiento (207) del sistema de la figura 2. También, no se emplea algún reordenamiento de cambio cíclico con la cadena de transmisión (300). En una modalidad, la cadena de transmisión (300) implementa los módulos (309) y (311-329) que corresponden a los módulos (209) y (213-231) .

El intercalador simple (305) opera tanto en bits sistemáticos como de paridad, y ofrece ganancia de diversidad de tiempo para bits sistemáticos en presencia de canal de desvanecimiento rápido así como mayor ganancia del intercalador debido al tamaño más grande del intercalador. De acuerdo a varias modalidades, el intercalador de canal (305) utiliza cuatro pasos de procesamiento - es decir, reordenamiento de símbolos, repetición de subbloques, selección y puntuación de secuencias, y residuos de matriz (como se muestra en la figura 4 ) . En una modalidad ejemplar, para el grupo de velocidad (RS por sus siglas en inglés) 1, 2, ó 5, la salida del codificador Turbo (301) se cifra y se desmultiplexa en cinco subbloques denotados como S, P0, Po' , Pi Pi' . cada uno de la longitud N (N=3072 para RSI ó RS5, N=2048 para RS2). Para RS3 ó 4, la salida del codificador Turbo se puede cifrar y desmultiplexar en tres subbloques denotados como S, P0, Po' . cada uno de la longitud N (N=5120 para RS3, N=4096 para RS4). En este ejemplo, se adapta un esquema de modulación de orden superior, como la modulación 16-QAM. Como tales se agrupan cuatro símbolos consecutivos para formar un símbolo de modulación 16-QAM. Si el número requerido de símbolos de modulación excede el número de símbolos de modulación en un paso previo, se repiten los primeros pocos símbolos de la secuencia de símbolos de modulación; de otro modo, la salida del paso previo se trunca . La figura 4 es un diagrama de flujo de un proceso para intercalación de canal, de acuerdo con una modalidad de la invención. En general, el intercalador de canal (305) primero, como en el paso (401), reordena los símbolos codificados. Enseguida, el intercalador (305) realiza la repetición de subbloques (paso (403)), seguido por la selección y puntuación de secuencia (paso (405)). Finalmente, se realiza la intercalación de matriz (407). Estos procesos se detallan posteriormente en las figuras 5-11. La figura 5 es un diagrama de un esquema para reordenación de símbolos, de acuerdo a una modalidad de la invención. El paso de reordenamiento de símbolos (401) reordena los símbolos en la salida del codificador Turbo (301). La salida del codificador Turbo (301) se puede desmultiplexar por ejemplo en subbloques (501). Para fines de explicación, se emplean cinco subbloques y se denotan por S, Po , P\ , Po' Y P • Específicamente, los símbolos de salida del codificador se pueden distribuir secuencialmente en cinco subbloques con el primer símbolo que va hasta el subbloque S, el segundo al subbloque F0 el tercero al subbloque Pi, el cuarto al subbloque Po' , el quinto al subbloque PX el sexto al subbloque S, etc. Los subbloques S, P0, P? , P0' y P? ' pueden formar tres subsecuencias (503), nombradas U, V0/ Vo' y V?/ v? . La subsecuencia U incluye el subbloque S; la subsecuencia Vo/ Vo' el subbloque P0 seguido por el subbloque Po' , la subsecuencia V?/ vy incluye el subbloque P? seguido por el subbloque P? . La secuencia de salida 5saiidai de este paso incluye tres subsecuencias: subsecuencia U, seguida por la subsecuencia VQ / VO ' y seguida por la subsecuencia V / vy . Dejemos que Nsaiiaai = Ncarga útii/-R denoten la longitud de la secuencia de salida, para los esquemas de codificación de modulación listados en la tabla 1, R = 1/5, Ncarga útn = 3042 ó 2048 para velocidad 1 y 2 respectivamente. La reorganización de secuencias y el reordenamiento de símbolos se resumen en la tabla 2. Tabla 2 Si RS3 Definir los enteros Mj = 2M - N, M2 = 3M -- N Si no Definir enteros Mx = M - N, M2 = min (2N, 2M -N) , Si 2M - 3N > 0, M3 = 2M - 3N Si no M3 = 3M - 3N Calcular grupos de Índices: Si = { LN/MxJ + redondeo (i*2N/Mj) | 0 = i < i), S2 = = { LN/M2J + redondeo (i*2N/M2) 10 =i < M2) - Si, S3 = {i | 0<i<2N) - Si - S2, S4 = { LN/M3J + redondeo (i*2N/M3) | 0 < i < M3 }, S5 = 0 < i < 2N} - S4. Si - S2 denota la operación diferencia de grupo. Ordenar las subsecuencias como sigue: U, 0(S?), W0(S2), W0(S3), ?(S4), V S5) para RS1, 2 ó 5 U, 0(S?), 0(S2), 0(S3) para RS3, ó 4 U se ajusta a S. Secuencia 0, se forma por concatenación de P0 y Po' • Secuencia Wlf se forma por concatenación de Pj y Pi' .

Después de reordenar los símbolos, se efectúa la repetición de subbloques, como se explica enseguida. La figura 6 es un diagrama de flujo de un proceso para proporcionar repetición de subbloques, de acuerdo con una modalidad de la invención. Se utiliza el paso (402) de repetición de subbloque para repetir los subbloques (501) una vez que los símbolos han sido reordenados en el paso (401) . A manera de ejemplo, dejemos Ntotai = 3840 x n que sea el número total de símbolos binarios; estos símbolos se pueden transmitir en n = 1, 2, ó 3 intervalos para el paquete, como se especifica por ejemplo en C30-20040823-060. La expansión se describe enseguida. En el paso (601), si Ntotai es mayor que Nsanda? , la secuencia de salida 5sa?ida?, se expande, en donde la subsecuencia U se agrega al final de Ssaiidai y Nsaiidaí = Nsaiidaí + Ncarga útil (paso (603)). En el paso (605), el proceso nuevamente determina si Ntotai > Nsaiidaí/ si es verdad, la subsecuencia VQ/VQ' se agrega al final de Ssalidal, y Nsalidal = Nsalidal + Ncarga útil X 2, COHIO en el paSO (607) . Enseguida, en el paso (609) si Ntotai > Nsaiidaí, se agrega la subsecuencia V/vy al final de Ssai?daif y Nsaiidaí = Nsaiidaí + Ncarga útil x 2, como en el paso (611) . Los pasos (601) a (611) se repiten para formar una nueva Ssa?lda? hasta Ntotai ^ Nsalidal • Se nota que para la MCS en la Tabla 1, la repetición de subbloques se realiza para el caso de carga útil 2048 transmitida en duración de 3 intervalos mostrada en la figura 8 (repetición de subbloques para carga útil de 2k en 3 intervalos) . En este caso, SSai?dai incluye cuatro subsecuencias: subsecuencia U, seguida por la subsecuencia V0/V?' , seguida por la subsecuencia V?/vy , y seguida por otra subsecuencia U. Nsaiidaí = 6 * 2048 = 12288. Después de este paso de repetición de SUbbloqueS, Ntotai = Nsalidal, Nsal dal TS igual a 5 Ncarga útil, Ó 6 Ncarga útil (para el caso de 2k, 3 intervalos) . Se nota que Ntotai = 3840 x n, para n=l, 2, ó 3 intervalos. La figura 7 es un diagrama de flujo de un proceso para proporcionar selección y puntuación de secuencias, de acuerdo con una modalidad de la invención.

La salida del paso (405) de selección y puntuación de secuencias, Ssai?da2 puede comprender, en una modalidad ejemplar, las primeras subsecuencias (Nsubsec ~ 1) (con índices de subsecuencias 0, 1, 2, ..., Nsubsec ~ 2) de SSai?dai/ y la (Nsubsec - l)és?ma subsecuencia perforada de Ssai?dair en donde NSUbsec se define en los siguientes pasos. En el paso (701), se realiza la inicialización de Nsubsec = 0 y Nsai?da2 = 0. Enseguida, en el paso (703), el proceso determina si Nsai?da2 < Ntotai- Si Nsai?da2 < Ntotai/ entonces Nsai?da2 y Nsubsec se pueden actualizar como sigue.

Si Nsubsec mod 3 es igual a 0 (paso (705)), Nsai?da2 = ?sa?lda2 + Ncarga útil (paSO (707) ), de lO Contrario, 2Vsa?lda2 = Nsal?da2 + Ncarga útil x 2 (paso (709) ) . En el paso (711), el proceso ajusta Nsubsec = Nsubsec + 1- Los pasos (705-711) se repiten hasta que Nsai?da2 > Ntotai . En la figura 9 se muestra una perforación de la Nsubsec ~ i)és?ma subsecuencia, de acuerdo a una modalidad de la invención. La NSUbsec - l)és?ma subsecuencia perforada de Ssaiidaí/ que se denota por Sperf/ se obtiene por el siguiente procedimiento (y se ilustra en la figura 9) . Se asume que L es la longitud de la (Nsubsec ~ i)és?ma subsecuencia de Ssalidal- Si la (Nsubsec -l)és?ma Subsecuencia es U, L = Ncarga útii de lo contrario L = Ncarga útil 2. También, -perf denota la longitud de Sperf, que es igual a Ntotai - (Nsai?da2 - L) • Después, se define lo siguiente: Lpaso = L/Lperf? y ¿compensación = L paso/2J , en donde LxJ indica el entero más grande, más pequeño o igual a x. El i-és?mo símbolo de Sperf/ i = 0, 1, 2, -., Lperf - f eS el (¿desplazamiento + redo deo ( i X Lpaso) )éSim° símbolo la (Nsubsec - 1 ) és?ma subsecuencia de Ssai?dai. Las figuras 10A y 20B son diagramas de construcciones ejemplares de carga útil, utilizadas en el proceso de la figura 4, de acuerdo a una modalidad de la invención. En particular, la figura 10A muestra la construcción de Ssai?da2 para carga útil 3k, y la figura 10B muestra la construcción de 5sai?da2 para carga útil 2k. La Tabla 3 resume la construcción de 5sai?da2 de acuerdo a una modalidad: Tabla 3 Como un ejemplo, para una carga útil de 3k y 3 intervalos, Nsaiidaí = 5*3072=15360. Ssai?dai incluye la subsecuencia U, seguida por la subsecuencia V0/V0' y seguida por la subsecuencia Vi Vi' . Ntotai =3840*3=11520, Nsubsec = 3, Nsai?da2 = 15360. Ssa?lda2 incluye la subsecuencia U, seguida por la subsecuencia V0/V0' , y seguida por 2304 bits de paridad uniformemente perforados sobre la subsecuencia Vi / VJ . La figura 11 es un diagrama de flujo de un proceso para intercalación de matriz, de acuerdo con una modalidad de la invención. La secuencia SSai?da2 se intercala por un intercalador de matriz simple; en una modalidad, este procedimiento es similar al especificado, por ejemplo, en TSG-C . S0024-IS-856 (cuya exposición íntegra se considera forma parte de la presente, como referencia) . La secuencia de símbolos de salida del intercalador, en una modalidad ejemplar, se puede generar por el siguiente procedimiento. Como se observa en la figura, los símbolos Ntotai de la secuencia SSai?da2, como en el paso (1101), se escriben en un arreglo cúbico tridimensional con R filas, C = 2m columnas y L niveles. Los símbolos se escriben en el arreglo tridimensional con incremento de índice de nivel primero, seguido por índice de columna, seguido por índice de fila. Enseguida, el arreglo se cambia, por el paso (1103). Es decir, el arreglo lineal de R símbolos, en la columna cés?ma y el nivel _iés?mo r Se cambia por redondeo al final por (cx +1) mod R . Enseguida, el arreglo lineal de C símbolos, en cada nivel dado y fila, se intercala inversamente con bits (por ejemplo, con base en el índice de columnas), para el paso (1105) . Posteriormente, la intercalación de nivel se realiza, como en el paso (1107) . De acuerdo a una modalidad, el arreglo lineal de L símbolos, en cada fila y columna dada, se intercala por nivel (con base en el índice de nivel) como sigue. Los símbolos L se escriben en una matriz de nivel bidimensional con p filas y q columnas. Los símbolos se escriben en la matriz de nivel con incremento de índice de fila primeramente, seguido por índice de columna. Adicionalmente, los símbolos provenientes de la matriz de nivel se leen con el incremento de índice de columna primeramente, seguido por índice de fila. En el paso (1109), los símbolos provenientes del arreglo cubico se leen con el incremento de índice de fila primeramente, seguido por índice de columna, seguido por índice de nivel. Se observa que los parámetros del intercalador de matriz dependen del número de intervalos de transmisión n , y se muestran en la Tabla 4 siguiente Dejemos que M denote el número de símbolos de código que se pueden transmitir en una intervalo (M=3840 para formato de 320 tonos, M=5184 para formato de 360 tonos) . En el caso del formato de 320 tonos (M=3840) con RS3 (carga útil 5k) , los primeros símbolos 2M se someten a la intercalación de matriz con R=4 filas, C=128 columnas y L=15 niveles como se especifica en la Tabla 5. Los siguientes símbolos M se someten a la intercalación de matriz con R=4 filas, C=64 columnas y L=15 niveles. Para RS1, los siguientes símbolos M se someten a la intercalación de matriz con R=4 filas, C=64 columnas y L=15 niveles como se especifica enseguida. Para RS2, los siguientes símbolos (5N - 2M = 2560) se someten a la intercalación de matriz con R=4 filas, C=128 columnas y L=5 niveles como se especifica en C.S00024-A. En el caso del formato de 360 tonos (M=5184), los primeros símbolos M se someten a la intercalación de matriz con R=4 filas, C=16 columnas y L=81 niveles (para la Tabla 5) . Los siguientes símbolos M se someten a la intercalación de matriz con R=4 filas, C=16 columnas y L=81 niveles. Para RS4, los siguientes símbolos (3N - 2M = 1920) se someten a la intercalación de matriz con R=4 filas, C=32 columnas y L=15 niveles. Para RS5, los siguientes símbolos (SN - 2M = 4992) se someten a la intercalación de matriz con R=4 filas, C=32 columnas y L=39 niveles.

Tabla 5 En una modalidad alternativa, el esquema de intercalación de canal está de acuerdo al descrito en el apéndice . Las figuras 12A-12F son gráficas (1201-1211) que muestran el desempeño de un intercalador de perforador/canal de la figura 3. La comparación del desempeño del intercalador de canal (300) de la figura 3. Con el intercalador de canal EBCMCS (200) de la figura 2. Se puede observar que en todos los casos, el intercalador de canal (300) sobrepasa el rendimiento del intercalador de canal EBCMCS (200), especialmente para el caso de carga útil 2k transmitida en una intervalo, en donde la ganancia es de hasta 1 dB . Adicionalmente, el intercalador (300) ventajosamente se puede implementar sin mucha complejidad, La Tabla 6 siguiente lista dos ambientes de transmisión: Tabla 6 Gráfico Carga útil e intervalo 1201 Carga útil 2k en 3 intervalos 1203 Carga útil 2k en 2 intervalos 1205 Carga útil 2k en 1 intervalo 1207 Carga útil 3k en 3 intervalos 1209 Carga útil 3k en 2 intervalos 1211 Carga útil 3k en 1 intervalo Un experto en la técnica reconocería que los procesos para soportar la intercalación de canal y la transmisión de señal se pueden implementar a través de software, hardware (por ejemplo, procesador general, chip de Procesamiento de Señal Digital (DSP por sus siglas en inglés) , un Circuito Integrado Específico de Aplicación (ASIC por sus siglas en inglés), Arreglos de Compuerta Programable por Campo (FPGA por sus siglas en inglés), etc.), firmware, o una combinación de los mismos. Tal hardware ejemplar para realizar las funciones descritas, se detalla enseguida con respecto a la figura 13. La figura 13 ilustra hardware ejemplar sobre el cual se pueden implementar varias modalidades de la invención. Un sistema de cómputo (1300) incluye un bus (1301) u otro mecanismo de comunicación para comunicar información y un procesador (1303) acoplado al bus (1301) para procesar información. El sistema de cómputo (1300) también incluye memoria principal (1305), como una memoria de acceso aleatorio (RAM) u otro dispositivo de almacenamiento dinámico, acoplado al bus (1301) para almacenar información e instrucciones que se van a ejecutar por el procesador (1303). La memoria principal (1305) también se puede utilizar para almacenar temporalmente variables u otra información intermedia durante la ejecución de instrucciones por el procesador (1303). El sistema de cómputo (1300) puede incluir además una memoria de sólo lectura (ROM) (1307) u otro dispositivo de almacenamiento estático, acoplado al bus (1301) para almacenar información estática e instrucciones para el procesador (1303) . Un dispositivo de almacenamiento (1309), como un disco magnético o disco óptico, está acoplado al bus (1301) para almacenar persistentemente información e instrucciones. El sistema de cómputo (1300) puede estar acoplado a través del bus (1301) a una pantalla (1311), como una pantalla de cristal líquido, o pantalla de matriz activa, para desplegar información a un usuario. Un dispositivo de entrada (1313), como un teclado que incluye teclas alfanuméricas y otras, puede estar acoplado al bus (1301) para comunicar información y selecciones de comando al procesador (1303). El dispositivo de entrada (1313) puede incluir un control de cursor, como un ratón, una bola de control, o teclas para dirección del cursor, para comunicar información de dirección y selecciones de comando al procesador (1303) y para controlar el movimiento del cursor en la pantalla (1311). De acuerdo a varias modalidades de la invención, los procesos descritos en la presente se pueden proporcionar por el sistema de cómputo (1300) en respuesta al procesador (1303) que ejecuta un arreglo de instrucciones contenidas en la memoria principal (1305).

Tales instrucciones se pueden leer en la memoria principal (1305) desde otro medio legible en computadora, como el dispositivo de almacenamiento (1309). La ejecución del arreglo de instrucciones contenidas en la memoria principal (1305) provoca que el procesador (1303) realice los pasos del proceso descritos en la presente. También se pueden emplear uno o varios procesadores en el arreglo de procesamiento múltiple para ejecutar las instrucciones contenidas en la memoria principal (1305). En modalidades alternativas, se puede utilizar circuitería permanente en lugar de o en combinación con instrucciones de software para implementar la modalidad de la invención. En otro ejemplo, el hardware reconfigurable como Arreglos de Compuerta Programable por Campo (FPGA por sus siglas en inglés) se pueden utilizar en los cuales la funcionalidad y la topología de conexión de sus compuertas lógicas son adaptables a necesidades especiales en tiempo real, comúnmente mediante programación de tablas de consulta de memoria. Por lo tanto, las modalidades de la invención no están limitadas a alguna combinación específica de circuitería de hardware y software. El sistema de cómputo (1300) también incluye al menos una ínterfaz de comunicación (1315) acoplada al bus (1301). La interfaz de comunicación (1315) proporciona un acoplamiento de comunicación de datos bidireccional a un enlace de red (no mostrado) . La interfaz de comunicación (1315) envía y recibe señales eléctricas, electromagnéticas, u ópticas que llevan flujos de datos digitales que representan varios tipos de información. Además, la interfaz de comunicación (1315) puede incluir dispositivos de interfaz periféricos, como una interfaz de Bus Serial Universal (USB) , una interfaz PCMCIA (Asociación Internacional de Tarjeta de Memoria de Computadora Personal), etc. El procesador (1303) puede ejecutar el código transmitido mientras se recibe y/o se almacena el código en el dispositivo de almacenamiento (1309), u otro almacenamiento permanente para la ejecución posterior. De esta manera, el sistema de cómputo (1300) puede obtener código de aplicación en la forma de una onda portadora.

El término "medio legible en computadora" como se utiliza en la presente, se refiere a cualquier medio que participe para proporcionar instrucciones al procesador (1303) para la ejecución. Tal medio puede tomar muchas formas, que incluyen sin restricción medios permanentes, medios temporales, y medios de transmisión. Los medios permanentes incluyen, por ejemplo, discos ópticos o magnéticos, como el dispositivo de almacenamiento (1309). Los medios temporales incluyen memoria dinámica, como la memoria principal (1305). Los medios de transmisión incluyen cables coaxiales, cable de cobre y fibra óptica, que incluyen los cables que comprenden el bus (1301) . Los medios de transmisión también pueden tomar la forma de ondas acústicas, ópticas, o electromagnéticas, como aquellas generadas durante las comunicaciones de datos por radio frecuencia (RF) e infrarrojo (IR) . Las formas comunes de medios legibles en computadora incluyen, por ejemplo, los llamados discos floppy, discos flexibles, discos duros, cinta magnética, cualquier otro medio magnético, un CD-ROM, CDR , DVD, cualquier otro medio óptico, tarjetas perforables, cinta de papel, hojas con marca óptica, cualquier otro medio físico con patrones de orificios u otros signos reconocibles ópticamente, una RAM, una PROM, y EPROM, una EPROM INSTANTÁNEA, cualquier otro chip de memoria o cartucho, una onda portadora, o cualquier otro medio a partir del cual pueda leer una computadora. Varias formas de medios legibles en computadora pueden estar implicadas para proporcionar instrucciones a un procesador, para la ejecución. Por ejemplo, las instrucciones para llevar a cabo al menos parte de la invención, inicialmente se pueden llevar en un disco magnético de una computadora remota. En tal ambiente, la computadora remota carga las instrucciones en la memoria principal y envía las instrucciones en una línea telefónica utilizando un módem. Un módem de un sistema local recibe los datos en la línea telefónica y utiliza un transmisor infrarrojo para convertir los datos en una señal infrarroja y transmitir la señal infrarroja a un dispositivo de cómputo portátil, como un asistente digital personal (PDA) o una laptop. Un detector infrarrojo en el dispositivo de cómputo portátil recibe la información e instrucciones llevadas por la señal infrarroja y coloca los datos en un bus. El bus comunica los datos a la memoria principal, a partir de eso un procesador recupera y ejecuta las instrucciones. Las instrucciones recibidas por la memoria principal, opcionalmente se pueden almacenar en el dispositivo de almacenamiento ya sea antes o después de la ejecución por el procesador. Las figuras 14A y 14B son diagramas de diferentes sistemas telefónicos móviles celulares, capaces de soportar varias modalidades de la invención. Las figuras 14A y 14B muestran sistemas telefónicos móviles celulares ejemplares, cada uno de ellos tanto con estación móvil (por ejemplo, aparato) como estación base que tiene un transceptor instalado (como parte de un Procesador de Señal Digital (DSP)), hardware, software, un circuito integrado, y/o un dispositivo semiconductor de la estación base y estación móvil) . A manera de ejemplo, la red radioeléctrica soporta servicios de Segunda y Tercera Generación (2G y 3G) como se definen por la Unión de Telecomunicaciones Internacionales (ITU por sus siglas en inglés) para Telecomunicaciones Móviles Internacionales 2000 (IMT-2000) . Para fines de explicación, la capacidad de selección de canal y portadora de la red radioeléctrica se explica con respecto a una arquitectura cdma2000. Conforme la versión de tercera generación de IS-95, cdma2000 se está estandarizando en el proyecto 2 de Sociedad de Tercera Generación (3GPP2). Una red radioeléctrica (1400) incluye estaciones móviles (1401) (por ejemplo, aparatos, terminales, estaciones, unidades, dispositivos, o cualquier tipo de interfaz para el usuario (como circuitería "acoplada a la ropa", etc.)) en comunicación con un subsistema de estación base (BSS) (1403). De acuerdo a una modalidad de la invención, la red radioeléctrica soporta servicios de Tercera Generación (3G) como se define por la Unión Internacional de Telecomunicaciones (ITU) para Telecomunicaciones Móviles Internacionales 2000 (IMT-200). En este ejemplo, el BSS (1403) incluye una Estación Transceptora Base (BTS) (1405) y Controlador de Estación Base (BSC) (1407). Aunque se muestran una BTS simple, es evidente que múltiples BTS están comúnmente conectadas al BSC a través, por ejemplo, de enlaces de punto a punto. Cada BSS (1403) está enlazado a un Nodo de Servicio de Datos en Paquete (PDSN) (1409) a través de una entidad para control de transmisión, o una Función de Control de Paquete (PCF) (1411) . Ya que el PDSN (1409) sirve como una pasarela para redes externas, por ejemplo, la Internet (1413) u otras redes privadas del consumidor (1415), el PDSN (1409) puede incluir un sistema de Acceso, Autorización y Contabilidad (AAA) (1417) para determinar de manera segura la identidad y los privilegios de un usuario y para rastrear cada una de las actividades del usuario. La red (1415) que comprende un Sistema de Manejo de Red (NMS) (1431) enlazado a una o más bases de datos (1433) que se acceden a través de un Agente Local (HA) (1435) asegurado por un AAA Local (1437) . Aunque se muestra un BSS simple (1403), es evidente que múltiples BSS (1403) están comúnmente conectados a un Centro de Conmutación Móvil (MSC) (1419). El MSC (1419) proporciona conectividad a una red telefónica conmutada por circuito, como la Red Telefónica Conmutada Pública (PSTN) (1421) . Similarmente, es evidente que el MSC (1419) puede estar conectado a otros MSC (1419) en la misma red (1400) y/o a otras redes radioeléctricas . El MSC (1419) está colocado generalmente con una base de datos de Registro de Posición de Visitante (VLR) (1423) que mantiene información temporal respecto a los suscriptores activos a ese MSC (1419). El dato dentro de la base de datos VLR (1423) es a un amplio grado una copia de la base de datos del Registro de Posición Local (HLR) (1425), que almacena información de suscripción de servicios de suscripción, detallada. En algunas implementaciones, el HLR (1425) y VLR (1423) son las mismas bases de datos físicas; sin embargo, el HLR (1425) puede estar ubicado en un sitio remoto al que se tiene acceso por ejemplo, a través de una red Número 7 de Sistema de Señalización (SS7). Un Centro de Autenticación (AuC) (1427) que contiene datos de autenticación específicos del abonado, como una clave de autenticación secreta, está asociado con el HLR (1425) para la autenticación de usuarios. Además, el MSC (1419) está conectado a un Centro de Servicios de Mensajes Cortos (SMCS) (1429) que almacena y transmite mensajes cortos hacia y desde la red radioeléctrica (1400). Durante la operación común del sistema telefónico celular, los BTS (1405) reciben y desmodulan grupos de señales de enlace inverso provenientes de grupos de unidades móviles (1401) que conducen llamadas telefónicas u otras comunicaciones. Cada señal de enlace inverso recibida por un BTS dado (1405) se procesa dentro de esa estación. El dato resultante se transmite al BSC (1407). El BSC (1407) proporciona asignación de recursos y funcionalidad del manejo de la movilidad, que incluye la optimización de pasos suaves entre los BTS (1405). El BSC (1407) también enruta los datos recibidos al MSC (1419), el cual a su vez proporciona enrutamiento adicional y/o conmutación para interfaz con la PSTN (1421) . El MSC (1419) también es responsable del establecimiento de la llamada, la terminación de la llamada, el manejo del paso inter-MSC y servicios suplementarios, e información de cobranza, cargos y contabilidad. De manera similar, la red radioeléctrica (1400) envía mensajes en enlace hacia delante. La PSTN (1421) se interconecta con el MSC (1419). El MSC (1419) adicionalmente se interconecta con el BSC (1407), el cual a su vez se comunica con los BTS (1405), que modulan y transmiten grupos de señales de enlace hacia delante a los grupos de unidades móviles (1401) .

Como se muestra en la figura 14B, los dos elementos claves de la infraestructura del Servicio Radioeléctrico de Paquete General (GPRS) (1450) son el Nodo de Soporte de GPRS de Servicio (SGSN) (1432) y el Nodo de Soporte de GPRS Pasarela (GGSN) (1434) . Además, la infraestructura GPRS incluye una unidad de Control de Paquete o PCU (1436) y una Función de Pasarela de Carga (CGF) (1438) enlazada a un sistema de captura (1439). Una Estación Móvil (MS) de GPRS (1441) emplea un módulo de Identidad del Abonado (SIM) (1443). La PCU (1436) es un elemento de red lógico responsable de las funciones relacionadas con GPRS cómo el control de acceso de interfaz aérea, programación de paquetes en la interfaz aérea, y ensamblaje y reensamblaje de paquetes. Generalmente, la PCU (1436) está integrada físicamente con el BSC (1445); sin embargo, puede estar colocada con un BTS (1447) o un SGSN (1432). El SGSN (1432) proporciona funciones equivalentes al MSC (1449) que incluyen manejo de la movilidad, seguridad, y funciones de control de acceso, pero en el campo conmutado por paquete. Además, el SGSN (1432) tiene conectividad con la PCU (1436) por ejemplo a través de una interfaz a base del relé Fama utilizando el protocolo GPRS de BSS (BSSGP) . Aunque solamente se muestra un SGSN, es evidente que se pueden emplear múltiples SGSN (1431) y se puede dividir el área de servicio en áreas de enrutamiento correspondientes (Ras) . Una interfaz SGSN/SGSN permite la tunelización en paquetes de SGSN antiguos a SGSN nuevos, cuando ocurre una actualización de RA durante un contexto de planeación de Desarrollo Personal (PDP) en curso. Puesto que un SGSN dado puede servir a múltiples BSC (1445), cualquier BSC dado (1445) generalmente se interconecta con un SGSN (1432) . También, El SGSN (1432) está conectado opcionalmente con el HLR (1451) a través de una interfaz a base de SS7 utilizando la parte de Aplicación Móvil (MAP) mejorada de GPRS o con el MSC (1449) a través de una interfaz a base de SS7 que utiliza Parte de Control de Conexión de Señalización (SCCP) . La interfaz SGSN/HLR permite que el SGSN (1432) proporcionen actualizaciones de posición al HLR (1451) y recupere la información de suscripción relacionada con GPRS dentro del área de servicio de SGSN. La interfaz SGSN/MSC hace posible la coordinación entre los servicios conmutados por circuito y los servicios de datos en paquete como búsqueda de un abonado para una llamada de voz. Finalmente, el SGSN (1432) se interconecta con un SMSC (1453) para hacer posible la funcionalidad de mensaje corto en la red (1450) . El GGSN (1434) es la pasarela para redes externas de datos de paquetes, como la Internet (1413) u otras redes de clientes privados (1455). La red (1455) comprende un Sistema de Manejo de Red (NMS) (1457) enlazado a una o varias bases de datos (1459) accedidas a través de un PDSN (1461). El GGSN (1434) asigna las direcciones del Protocolo de Internet (IP) y también puede autenticar usuarios que actúan como una computadora central para Servicio del Usuario para Marcación de Autenticación Remota. Los sistemas de seguridad ubicados en el GGSN (1434) también desempeñan una función de sistema de seguridad con el fin de restringir el tráfico no autorizado. Aunque solamente se muestra un GGSN (1434) es evidente, que un SGSN (1432) dado se puede interconectar con uno o varios GGSN (1433) para permitir que los datos del usuario sean tunelizados entre las dos entidades así como hacia y desde la red (1450). Cuando las redes externas de datos inicializan sesiones sobre la red GPRS (1450), el GGSN (1434) consulta el HLR (1451) para el SGSN (1432) que sirva actualmente a una MS (1441) . El BTS (1447) y el BSC (1445) manejan la interfaz radioeléctrica, que incluye controlar cuál Estación Móvil (MS) (1441) tiene acceso al canal radioeléctrico en ese tiempo. Estos elementos esencialmente retransmiten mensajes entre la MS (1441) y el SGSN (1432) . El SGSN (1432) maneja comunicaciones con una MS (1441), envía y recibe datos y mantiene el rastreo de su posición. El SGSN (1432) también registra a la MS (1441), autentica la MS (1441) y codifica los datos enviados a la MS (1441) . La figura 15 es un diagrama de componentes ejemplares de una estación móvil (1501) (por ejemplo, aparato) capaz de operar en los sistemas de las figuras 14A y 14B, de acuerdo a una modalidad de la invención. Generalmente, un receptor radioeléctrico frecuentemente se define en términos de las características de extremo frontal y extremo posterior. El extremo frontal del receptor abarca toda la circuitería de radio frecuencia (RF), mientras que el extremo posterior abarca toda la circuitería de procesamiento de banda base. Los componentes internos pertinentes de teléfono incluyen una Unidad de Control Principal (MCU) (1503), un Procesador de Señales Digitales (DSP) (1505), y una unidad receptora/transmisora que incluye una unidad de control de ganancia con micrófono y una unidad de control de ganancia con altavoz. Una unidad de pantalla principal (1507) proporciona una pantalla al usuario, para ayudar a varias aplicaciones y a funciones de la estación móvil. Una circuitería de función de audio (1509) incluye un micrófono (1511) y amplificador de micrófono que amplifica la salida de señal hablada del micrófono (1511). La salida de señal hablada amplificada del micrófono (1511) se alimenta a un codificador/decodificador (CODEC) (1513). Una sección radioeléctrica (1515) amplifica la potencia y convierte la frecuencia para comunicarse con una estación base, que está incluida en un sistema de comunicación móvil (por ejemplo, los sistemas de las figuras 14A ó 14B) , a través de la antena (1517). El amplificador de potencia (PA) (1519) y la circuitería transmisora/de modulación son operacionalmente sensibles a la MCU (1503) con una salida del PA (1519) acoplado al duplexor (1521) o circulador o conmutador de antena, como se conoce en la técnica. El PA (1519) también se acopla a una interfaz de batería y unidad de control de potencia (1520) . Durante el uso, un usuario de estación móvil (1501) habla en el micrófono (1511) y su voz junto con cualquier ruido de fondo detectado se convierte en un voltaje analógico. El voltaje analógico después se convierte en una señal Digital a través del Convertidor Analógico a Digital (ADC) (1523). La unidad de control (1503) enruta la señal digital en el DSP (1505) para el procesamiento en ésta, como codificación de voz, codificación de canal, codificación o criptografiado, e intercalación. En la modalidad ejemplar, las señales procesadas de voz se codifican, por unidades que no se muestran separadamente, utilizando el protocolo de transmisión celular del Acceso Múltiple de División de Código (CDMA) , como se describe con detalle en el estándar de compatibilidad de Estación Móvil-Estación Base TIA/EIA/IS-95-A de la Asociación de la Industria de Telecomunicación para el Sistema Celular de Espectro Amplio de Banda Ancha Modo Doble; cuya exposición íntegra se considera forma parte de la presente, como referencia. Las señales codificadas posteriormente se enrutan a un ecualizador (1525) para la compensación de cualesquiera deterioros dependientes de la frecuencia que ocurren durante la transmisión en el aire como la distorsión de amplitud y de fase. Después de ecualizar el flujo de bit, el modulador (1527) combina la señal con una señal RF generada en la interfaz RF (1529). El modulador (1527) genera una onda sinusoidal por medio de modulación de frecuencia o de fase. Con el fin de preparar la señal para transmisión, un convertidor ascendente (1531) combina la salida de ondas sinusoidal proveniente del modulador (1527) con otra onda sinusoidal generada por un sintetizador (1533) para lograr la frecuencia deseada de transmisión. Enseguida la señal se envía a través de un PA (1519) para incrementar la señal hasta un nivel apropiado de potencia. En los sistemas prácticos, el PA (1519) actúa como un amplificador de ganancia variable cuya ganancia es controlada por el DSP (1505) a partir de la información recibida desde una estación base de red. La señal entonces se filtra dentro del duplexor (1521) y opcionalmente se envía a un acoplador de antena (1535) para corresponder las impedancias para proporcionar la transferencia de potencia máxima. Finalmente, la señal se transmite a través de la antena (1517) hacia una estación base local. Se puede suministrar un control de ganancia automático (AGC) para controlar la ganancia de los pasos finales del receptor. Las señales se pueden transferir desde ahí hacia un teléfono remoto, que puede ser otro teléfono celular, otro teléfono móvil o una línea terrestre conectada a una Red Telefónica Conmutada Pública (PSTN), u otras redes de telefonía. Las señales de voz transmitidas a la estación móvil (1501) se reciben a través de la antena (1517) e inmediatamente se amplifican por un amplificador de ruido bajo (LNA) (1537). Un convertidor descendente (1539) disminuye la frecuencia portadora mientras que el desmodulador (1541) desmonta la RF dejando solamente un flujo de bits, digital. La señal entonces va a través del ecualizador (1525) y se procesa por el DSP (1505). Un Convertidor Digital Analógico (DAC) (1543) convierte la señal y la salida resultante se transmite al usuario a través del altavoz (1545), todos ellos bajo el control de una unidad de Control Principal (MCU) (1503)—que se puede implementar como una Unidad de Procesamiento Central (CPU) (no mostrada) . La MCU (1503) recibe varias señales que incluyen señales de entrada provenientes del teclado (1547). La MCU (1503) entrega un comando de pantalla y un comando de conmutación a la pantalla (1507) y al controlador de conmutación de salida de voz, respectivamente. Después, la MCU (1503) intercambia información con el DSP (1505) y puede acceder a una tarjeta SIM (1549) opcionalmente incorporada y a una memoria (1551). Además, la MCU (1503) ejecuta varias funciones de control, requeridas por la estación. El DSP (1505) puede, dependiendo de la implementación, desempeñar alguna de una gama de funciones de procesamiento digital comunes en las señales de voz. Adicionalmente, el DSP (1505) determina el nivel de ruido de fondo del ambiente local provenientes de las señales detectadas por el micrófono (1511) y ajusta la ganancia del micrófono (1511) hasta un nivel seleccionado, para compensar la tendencia natural del usuario de la estación móvil (1501) . El CODEC (1513) incluye el ADC (1523) y DAC (1543). La memoria (1551) almacena varios datos que incluyen datos de tonos de entrada de llamada y es capaz de almacenar otros datos que incluyen datos de música recibidos a través, por ejemplo, de la Internet global.

El módulo de software podría residir en la memoria RAM, la memoria instantánea, registros, o cualquier otra forma de medio de almacenamiento escribible, conocido en la técnica. El dispositivo de memoria (1551) puede ser, sin restricción, una memoria simple, CD, DVD, ROM, RAM, EEPROM, almacenamiento óptico, o cualquier otro medio de almacenamiento permanente, capaz de almacenar datos digitales . Una tarjeta SIM (1549) opcionalmente incorporada lleva, por ejemplo, información importante, como el número del teléfono celular, el servicio del suministro portador, detalles de la suscripción, e información de seguridad. La tarjeta SIM (1549) sirve principalmente para identificar la estación móvil (1501) en una red radioeléctrica. La tarjeta (1549) también contiene una memoria para almacenar un registro del número telefónico personal, mensajes de texto, y ajustes de la estación móvil específicos para el usuario. La figura 16 muestra una red empresarial ejemplar, que puede ser cualquier tipo de red de comunicación de datos que utilicen tecnologías basadas en celda y/o basadas en paquete (por ejemplo, Modo de Transferencia Asincrónico (ATM), Ethernet, a base de IP, etc.). La red empresarial (1601) proporciona conectividad para los nodos cableados (1603) así como los nodos inalámbricos ( 1605) -( 1609) (fijos o móviles), cada uno de ellos configurado para realizar los procesos descritos anteriormente. La red empresarial (1601) se puede comunicar con una gama de otras redes, como una red WLAN (1611) (por ejemplo, IEEE 802.11), una red celular cdma2000 (1613), una red de telefonía (1615) (por ejemplo, PSTN), o una red pública de datos (1617) (por ejemplo, Internet) . i Puesto que la invención se ha descrito en conexión con un número de modalidades e implementaciones, la invención no está limitada a ellas, sino que cubren varias modificaciones obvias y arreglos equivalentes, que caigan dentro de ámbito de las reivindicaciones anexas. Aunque las características de la invención se expresan en ciertas combinaciones entre las reivindicaciones, se considera que estas características se pueden acomodar en cualquier combinación y orden.

APÉNDICE La secuencia de símbolos binarios Nenc en la salida del cifrador, se intercala con un intercalador de canal. La intercalación de canal incluye el paso de Reordenar los Símbolos, seguido por un paso de Intercalación de Matriz. La longitud del paquete, Ndato (que incluye bits de dato y de cola) se expresa como Ndato = R x C, en donde R y C son números enteros positivos. El intercalador de canal se describe en términos de los parámetros R, C, D, M1# M2, M3, Llf L2, y L3 que dependen del grupo de velocidad correspondiente al paquete de transmisión y se dan en la Tabla 7 para el Modo Fijo y en la Tabla 8 para el Modo Variable .

Tabla 7 Tabla 8 El dato del codificador Turbo cifrado y los símbolos de salida de la cola generados con el codificador de velocidad 1/5 (que corresponde a los grupos de velocidad 1, 2, y 5) se reordenan de acuerdo al siguiente procedimiento : 1. Todos los datos cifrados y los símbolos de salida del codificador Turbo de cola se desmultiplexan en cinco secuencias denotadas U, V0, V1 , V'0, y V Los símbolos de salida del codificador cifrado se distribuyen secuencialmente a partir de la secuencia U hasta la secuencia VJ con el primer símbolo de salida del codificador cifrado que va hasta la secuencia U, el segundo a la secuencia V0, el tercero a la secuencia V1# el cuarto a la secuencia V0, el quinto a la secuencia V'x, el sexto a la secuencia U, etc. 2. Las secuencias U, V0, V1# V'0, y VJ se reordenan de acuerdo a UV0 V ¡¡V-y -.. Es decir, la secuencia U de símbolos es la primera y la secuencia VJ de símbolos es la última. El dato de codificador Turbo cifrado y los símbolos de salida de la cola, generados con el codificador de velocidad 1/3 (que corresponde a los grupos de velocidad 3, 4, y 6) se reordenan al siguiente procedimiento: 1. Todos los datos cifrados y los símbolos de salida del codificador Turbo de cola se desmultiplexan en tres secuencias denotadas U, V0, y V'0. Los símbolos de salida del codificador cifrado se distribuyen secuencialmente a partir de la secuencia U a la secuencia V'0, con el primer símbolo de salida del codificador cifrado que va a la secuencia U, el segundo a la secuencia V0, el tercero a la secuencia V'0, el cuarto a la secuencia U, etc. 2. Las secuencias U, V0, y V'0 se ordenan de acuerdo a UV0V0. Es decir, la secuencia U de símbolos es la primera y la secuencia V'0 de símbolos es la última. La operación de intercalación de matriz se lleva a cabo en los siguientes pasos: 1. Los símbolos Ndato de la secuencia U se escriben en un arreglo rectangular bidimensional W con R filas y C columnas, en donde Ndato = R x C. Los símbolos se escriben en el arreglo bidimensional con el primer incremento de índice de columna, seguido por el índice de fila. En otras palabras, el símbolo de entrada iés?mo, en donde 0 i < Ndato va hacia la rés?ma fila y la cés?ma columna, en donde r = [i/C] y c = i mod C y los intervalos de los índices r y c se dan por 0 r < R y O c < C. 2. El arreglo lineal de los símbolos R, en la cés?ma co?umna ¿e? arreglo rectangular W se redondea al final cambiado por c mod R. En otras palabras, W[r] [c] se mueve a W[(r+c)modR] [c] para todo 0 r < R y O c < C. 3. Los símbolos Ndato de la secuencia V0, seguidos por los símbolos Ndato de la secuencia V'Q se escriben en un arreglo rectangular bidimensional W0 con R filas y 2 C columnas . Los símbolos se escriben en el arreglo bidimensional con el primer incremento de índice de columna, seguido por el índice de fila. En otras palabras, el símbolo de entrada iés?rao, en donde 0 i < 2 Ndato va hacia la rés?ma fila y la cés?ma columna, en donde r = [i/2C] y c = i mod 2 C y los intervalos de los índices r y c se dan por 0 r < R y 0 c < 2C. 4. El arreglo lineal de los símbolos R, en la pésim co?umna ¿e? arreglo rectangular W0 se redondean al final cambiados por [c/D] mod R, en otras palabras W0 [r] [c] se mueve a 0[(r+[c/D]) odR] [c] para todos 0 r < R y 0 c < 2C. 5. El arreglo bidimensional 0 se transforma en el arreglo bidimensional W0[] [ 0] (en otras palabras, el arreglo lineal de 2C símbolos en cada fila del arreglo rectangular W0 se intercala con base en el índice c de columna por la columna del movimiento 0 [c] del arreglo rectangular W0 a la columna c para todos 0 c < 2C) , en donde el vector 0 se puede obtener por el siguiente procedimiento: dejemos que S1( S2, y S3 sean los grupos ordenados de enteros definidos como sigue (nótese que los grupos S1# S2, S3 definidos por el siguiente procedimiento, dividen el grupo de enteros { ± | 0 i < 2C}) : S, = {[C M,] + [i * (2C/M,) + 0.5] | 0 < i < M, } S2 = {[C/Ní2] +[¡ * C2C M2) + 0.5] | 0 i < M2 } - St S3={i|0<i<2C}-S?-S2. Los elementos del vector 0 [c] como intervalo c desde 0 hasta 2C-1 se obtienen primero tomando todos los elementos del grupo ordenado Sx (que es el primero de los elementos M del arreglo lineal 0 proveniente del grupo ordenado Sx) , y entonces todos los elementos de S2, y finalmente todos los elementos de S3 en el orden de elementos que aparecen en los grupos ordenados respectivos. 6. Si el codificador es de la velocidad de 1/5, entonces se construye un arreglo rectangular bidimensional Vt1 con R filas y 2C columnas siguiendo el mismo procedimiento descrito en el paso 3, reemplazando todas las apariciones del arreglo rectangular W0 y las secuencias V0 y V'0 por el arreglo rectangular 1 y las secuencias V1 y V'lf respectivamente. Si el codificador es de la velocidad 1/3, entonces se saltan los pasos 7 y 8 siguientes. 7. Cada columna del arreglo rectangular Vl1 se redondea al final, se cambia mediante la aplicación del procedimiento descrito en el paso 4 con el arreglo W0 reemplazado por el arreglo 1. 8. El arreglo bidimensional x se transforma en el arreglo bidimensional V¡., [ ] [ 0] (en otras palabras, el arreglo lineal de 2C símbolos en cada fila del arreglo rectangular VJ1 se intercala con base en el índice de columna c mediante el movimiento de la columna 1 [c] del arreglo rectangular V¡1 a la columna c para todos 0 c < 2C) , en donde el vector 1 se puede obtener por el siguiente procedimiento: dejemos que S4 y S5 sean los grupos ordenados enteros, definidos como sigue (nótese que los grupos S4 y S5 definidos por el siguiente procedimiento, dividen el grupo de enteros { i | 0 i < 2C}): 54 = {[C/M3] +[i * (2C/M3) + 0.5] | 0 < i < M3 } 55 = { i|0=i<2C}-S4. Los elementos del vector 1 [c] como c intervalos desde 0 hasta 2C-1 se obtienen primero tomando todos los elementos del grupo ordenado S4 (es decir, el primero de los elementos M3 del arreglo lineal x proveniente de S4) , y luego todos los elementos de S5 en el orden en que aparecen los elementos en los grupos ordenados respectivos . 9. Si el codificador es de la velocidad de 1/5, entonces se formará un arreglo rectangular Z de R filas y 5C columnas, mediante la yuxtaposición de los arreglos rectangulares , 0, y W1# en ese orden, es decir, Z = [W 0 W . Si el codificador es de la velocidad 1/3, entonces se formará un arreglo rectangular Z de R filas y 3C columnas mediante la yuxtaposición de los arreglos rectangulares W y W0, en ese orden, es decir, Z = [ W0] . 10. Las columnas del arreglo rectangular Z se intercalan por el índice de columna c mediante el siguiente procedimiento: para las columnas 0 c < L1# cada columna c se mueve a la columna (79 c) mod Lx . Para las columnas X?1 c < L1+L2, cada columna c se mueve a la columna Lx + (79 (c-L:) ) mod L2. Para las columnas L1+L2 c < L1+L2+L3, cada columna c se mueve a la columna X1 + L2 +(79(c -Lx - L2) ) mod L3. Las columnas remanentes del arreglo rectangular Z, si las hay, no se intercalan. 11. Los símbolos Nenc del arreglo rectangular Z se leen con el primer incremento de índice de fila, seguido por el índice de columna. En otras palabras, el símbolo de salida iés?mo , en donde 0 i < Nenc, proveniente de la rés?ma fila y la cés?ma columna del arreglo rectangular Z en donde c = [i/R] y r = i mod R y los intervalos de los índices r y e se dan por 0 r < R y O c < C en donde el número de columnas C del arreglo rectangular Z se da por C = 5C si el codificador es de la velocidad 1/5 y C = 3C si el codificador es de la velocidad 1/3. Nótese también que Nenc = R x C .

Claims (31)

1. REIVINDICACIONES : 1. Un método que comprende: recibir una pluralidad de símbolos; dividir los símbolos en una pluralidad de subbloques, los subbloques forman una pluralidad de subsecuencias; generar una primera secuencia de salida a partir de las subsecuencias; seleccionar las subsecuencias de la primera secuencia de salida y perforar la primera secuencia de salida para generar una segunda secuencia de salida; y intercalar la segunda secuencia de salida.
2. 2. Un método según la reivindicación 1, en donde los subbloques se denotan por S, Po, P? , Po' y P? ' , el método comprende además: distribuir secuencialmente los símbolos en los subbloques en el siguiente orden: S, Po , P? , Po' Y P\ ' •
3. 3. Un método según la reivindicación 2, en donde las subsecuencias se denotan por U, o/Vo' , y V?/ vy , y la primera secuencia de salida incluye las subsecuencias u, o/Vo' y V?/vy .
4. 4. Un método según la reivindicación 3, en donde Ntotai es el número total de símbolos y sai?dai es el número de símbolos en la primera secuencia de salida, el método comprende además: determinar si Ntotai es mayor que Nsaiidaí-; expandir la primera secuencia de salida S=aiidaí mediante la adición de la subsecuencia U al final de Ssaiidaí con base en la determinación de si Ntotai es mayor que NSal?dai; actualizar Nsai?dai como sigue: Nsaiidaí = Nsaiidaí + Ncarga útil en donde Ncarga utii representa el número de símbolos en una carga útil; determinar si Ntotai es mayor que Nsai?dai; y agregar la subsecuencia V0/V0' al final de Ssa?lda? y ajustar Nsai?dai = Nsaiidaí + Ncarga út i x 2 con base en la determinación de si Ntotai es mayor que Nsaiidai.
5. 5. Un método según la reivindicación 3, en donde Ntotai es el número total de símbolos y Nsai?da2 es el número de símbolos en la segunda secuencia de salida que se denota como SSai?da2/ la segunda secuencia de salida comprende una primera subsecuencia (Nsubsec _ 1) (con índices de subsecuencias 0, 1, 2, ..., NSUbsec ~ 2) de Ssai?daif y la subsecuencia perforada (NSUbsec ~ 1 ) és? a de Ssa?ldai/ en donde Nsubsec es el número de símbolos en una subsecuencia, el método comprende además: determinar si ?sa?lda < Ntotai; actualizar Nsai?da2 y Nsubsec con base en la determinación de si Nsai?da2 < Ntotai * el paso de actualización incluye, ajUStar Nsal?da2 = Nsal?da2 + Ncarga útil, SÍ Nsubsec mod 3 es igual a 0, y ajUStar Nsai?da2 = Nsal?da2 + Ncarga útil X 2 SÍ Nsubsec mod 3 es diferente de 0; ajUStar Nsubsec = Nsubsec + 1; y repetir los pasos de la determinación de si Nsal?da2 < Ntotai, actualizar Nsal?da2 y Nsubsec, y ajUStar Nsubsec = Nsubsec + 1 hasta que Nsal da2 = Ntotai •
6. 6. Un método según la reivindicación 5, que comprende además: escribir los símbolos Ntotai de la secuencia 5sai?da2 en un arreglo cúbico tridimensional con R filas, C = 2m columnas, y L niveles, en donde R, C y L son números enteros; cambiar el arreglo; intercalar el arreglo en forma inversa de bit; intercalar el arreglo por nivel; y leer los símbolos del arreglo cúbico, se lee con el primer incremento del índice de fila, seguido por el índice de columna, seguido por el índice de nivel.
7. 7. Un método según la reivindicación 6, que comprende además: escribir los símbolos en una matriz de nivel bidimensional con p filas y q columnas por incrementos de índice de fila, seguido por índice de columna.
8. 8. Un método según la reivindicación 1, en donde los símbolos son codificados Turbo utilizando un código Reed-Solomon (RS) externo.
9. 9. Un método según la reivindicación 1, en donde se genera una señal con base en los símbolos intercalados para la transmisión sobre un sistema de espectro amplio.
10. 10. Un aparato que comprende: un módulo de reordenación de símbolos configurado para recibir una pluralidad de símbolos y para dividir los símbolos en una pluralidad de subbloques; un módulo de repetición de subbloques, configurado para repetir los subbloques correspondientes, los subbloques forman una pluralidad de subsecuencias, en donde el módulo de repetición de subbloque está configurado además para generar una primera secuencia de salida a partir de las subsecuencias; un módulo de puntuación y selección de secuencia, configurado para seleccionar la subsecuencia de la primera secuencia de salida y para perforar la primera secuencia de salida, con el fin de generar una segunda secuencia de salida; y un módulo de intercalación de matriz configurado para intercalar la segunda secuencia de salida.
11. 11. Un aparato según la reivindicación 10, en donde los subbloques se denominan S, P0, Pi, Po' y Pi' el módulo de reordenación de símbolo está configurado además para distribuir secuencialmente los símbolos en los subbloques en el siguiente orden: S, Po, Pi, Po' y Pi' •
12. 12. Un aparato según la reivindicación 11, en donde las subsecuencias se denominan U, Vo/V0' y Vi/ VJ , y la primera secuencia de salida incluye las subsecuencias U, o/Vo' y Vj Vi ' .
13. 13. Un aparato según la reivindicación 12, en donde Ntotai es el número total de símbolos y Nsai?dai es el número de símbolos en la primera secuencia de salida, el módulo de repetición de subbloques está configurado además para determinar si Ntotai es más grande que Nsai?dai / para expandir la primera secuencia de salida Ssa?lda? mediante la adición de la subsecuencia U al final de SSai?dai con base en la determinación de si Ntotai es mayor que Nsai?dai . y para actualizar Nsai?dai como sigue, Nsaiidaí = Nsai daí + Ncarga útil, en donde Ncarga útil representa el número de símbolos en una carga útil, el módulo de repetición de subbloques está configurado además para determinar si Ntotai es mayor que Nsaiidaí, para agregar la subsecuencia V0/ V0' al final de Ssalidal , Y Pa ra establecer Nsalidal = Nsalidal + Ncarga util COn base en la determinación de si Ntotai es mayor que Nsai?dai .
14. 14 . Un aparato según la reivindicación 12 , en donde Ntotai es el número total de símbolos y Nsai?da2 es el número de símbolos en la segunda secuencia de salida que se denota como Ssai?da2 / la segunda secuencia de salida comprende una primera subsecuencia ( Nsubsec ~ 1 ) ( con índices de subsecuencia 0 , 1 , 2 , ..., NSUbsec ~ 2 ) de Ssai?dai / y la subsecuencia ( Nsubsec _ ) és?ma perforada de Ssai?dai / en donde Nsubsec es el número de símbolos en una subsecuencia , el módulo de puntuación y selección de secuencias está configurado además para determinar Nsai?da2 < Ntotai / para actuali zar Nsai?da2 y Nsubsec con base en la determinación de si Nsai?da2 < Ntotai / en donde la actuali zación incluye aj UStar Nsai?da2 = Nsal?da2 + Ncarga util / y Nsubsec mod 3 TS igual a 0 , y aj US tar NSal?da2 = Nsal?da2 + Ncarga útil X 2 S Í Nsubsec mod 3 es diferente de 0, en donde el módulo de puntuación y selección de secuencia está configurado además para aj UStar Nsubsec = Nsubsec + 1 -
15. 15. Un aparato según la reivindicación 14, en donde el módulo de intercalación de matriz está configurado además para escribir los símbolos Ntotai de la secuencia Ssai?da2 en un arreglo cúbico tridimensional con R filas, C = 2m columnas, y L niveles, en donde R, C y L son números enteros, el módulo de intercalación de matriz está configurado además para cambiar el arreglo, para intercalar el arreglo en forma inversa de bit, para intercalar el arreglo por nivel, y para leer los símbolos del arreglo cúbico, se lee con el primer incremento de índice de filas, seguido por el índice de columna, seguido por el índice de nivel.
16. 16. Un aparato según la reivindicación 15, en donde el módulo de intercalación de matriz está configurado para escribir los símbolos L en una matriz de nivel bidimensional con p filas y q columnas mediante el incremento por índice de filas, seguido por el índice de columna .
17. 17. Un aparato según la reivindicación 10, en donde los símbolos son codificados Turbo utilizando un código de Reed-Solomon (RS) externo.
18. 18. Un aparato según la reivindicación 10, en donde se genera una señal con base en los símbolos intercalados para la transmisión sobre un sistema de espectro amplio.
19. 19. Un sistema que comprende el aparato de la reivindicación 10.
20. 20. Un método que comprende: codificar una pluralidad de señales como símbolos codificados; cifrar los símbolos codificados; intercalar los símbolos cifrados, el paso de intercalación incluye: reordenar los símbolos codificados, en donde los símbolos codificados se distribuyen secuencialmente en una pluralidad de subbloques, realizar la repetición de los subbloques, en donde los subbloques se forman en subsecuencia, realizar la selección y la puntuación de las subsecuencias, y aplicar un esquema de intercalación de matriz a los símbolos asociados con las subsecuencias seleccionadas y perforadas; modular los símbolos intercalados como señales moduladas; y transmitir las señales moduladas.
21. 21. Un método según la reivindicación 20, en donde los subbloques se denotan por S, P0, Pi, Po' y Pi' / el método comprende además: distribuir secuencialmente los símbolos en los subbloques en el siguiente orden: S, Po, Pi, Po' y Pi' •
22. 22. Un método según la reivindicación 21, en donde las subsecuencias se denotan por U, V0/V0' y V?/ vy y la primera salida incluye las subsecuencias U, Vo/^o' y
23. 23. Un método según la reivindicación 22, en donde Ntotai es el número total de símbolos y Nsaiidai es el número de símbolos en la primera secuencia de salida, el método comprende además: determinar si Ntotai es mayor que Nsaiidaí/' expandir la primera secuencia de salida Ssai?dai mediante la adición de la subsecuencia ¡7 al final de Ssaiidaí con base en la determinación de si Ntotai es mayor que Nsalidal/' actualizar Nsai?dai como sigue: Nsai?dai = Nsaiidaí + Ncarga útil/ en donde Ncarga útil representa el número de símbolos en una carga útil; determinar si Ntotai es mayor que Nsai?dai; y agregar la subsecuencia V0/V0' al final de Ssai?dai y ajustar Nsai?dai = Nsaiidaí + Ncarga útil x 2 con base en la determinación de si Ntotai es mayor que Nsai?dai.
24. 24. Un método según la reivindicación 22, en donde Ntotai es el número total de símbolos y Nsai?da2 es el número de símbolos en la segunda secuencia de salida que se denota como Ssai?da2/ la segunda secuencia de salida comprende una primera subsecuencia (Nsubsec ~~ 1) (con índices de subsecuencias 0, 1, 2, ..., NSUbsec _ 2) de Ssa?lda?, y la subsecuencia perforada (Nsubsec ~ l)és?ma de 5sai?dai/ en donde Nsubsec es el número de símbolos en una subsecuencia, el método comprende además: determinar si ?sa?lda < Ntotai; actualizar NSai?da2 y Nsubsec con base en la determinación de si Nsai?da2 < Ntotai/ el paso de actualización incluye, aj UStar Nsai?da2 = Nsal?da2 + Ncarga útil, S Í Nsubsec mod 3 es igual a 0 , y aj UStar Nsai?da2 = Nsal?da2 + Ncarga útil X 2 S Í Nsubsec mod 3 es diferente de 0; aj UStar Nsubsec = Nsubsec + 1 ¡ Y repetir los pasos de la determinación de si Nsal?da2 < Ntotai, actual i zar NSal?da2 y Nsubsec, y aj UStar Nsubsec = Nsubsec + 1 hasta que Nsal?da2 = Ntotai •
25. 25. Un método según la reivindicación 24, que comprende además: escribir los símbolos Ntotai de la secuencia SSai?da2 en un arreglo cúbico tridimensional con R filas, C = 2 columnas, y L niveles, en donde R, C y L son números enteros; cambiar el arreglo; intercalar el arreglo en forma inversa de bit; intercalar el arreglo por nivel; y leer los símbolos del arreglo cúbico, se lee con el primer incremento del índice de fila, seguido por el índice de columna, seguido por el índice de nivel.
26. 26. Un método según la reivindicación 25, que comprende además : escribir los símbolos L en una matriz de nivel bidimensional con p filas y q columnas por incrementos de índice de fila, seguido por índice de columna.
27. 27. Un método según la reivindicación 20, en donde los símbolos son codificados Turbo utilizando un código Reed-Solomon (RS) externo.
28. 28. Un método según la reivindicación 20, en donde se genera una señal con base en los símbolos intercalados para la emisión de difusión o para la emisión de transmisión múltiple en un sistema de espectro amplio.
29. 29. Un sistema que comprende: un codificador configurado para codificar una pluralidad de señales como símbolos codificados; un cifrador configurado para cifrar los símbolos codificados; un intercalador de canal, configurado para intercalar los símbolos cifrados, el intercalador de canal está configurado para realizar los pasos de, reordenar los símbolos codificados, en donde los símbolos codificados se distribuyen secuencialmente en una pluralidad de subbloques, realizar la repetición de los subbloques, en donde los subbloques se forman en subsecuencia, realizar la selección y puntuación de las subsecuencias, y aplicar un esquema de intercalación de matriz a lo símbolos asociados por las subsecuencias seleccionadas y perforadas; y un modulador configurado para modular los símbolos intercalados como señales moduladas.
30. 30. Un sistema según la reivindicación 29, que comprende además: un teclado numérico configurado para recibir entrada del usuario; y una pantalla configurada para desplegar la entrada del usuario.
31. 31. Un sistema según la reivindicación 29, que comprende además : medios para transmitir señales moduladas utilizando espectro amplio.