KR980012533A

KR980012533A - Method for manufacturing capacitor of semiconductor memory device

Info

Publication number: KR980012533A
Application number: KR1019960031257A
Authority: KR
Inventors: 임은택
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-07-29
Filing date: 1996-07-29
Publication date: 1998-04-30

Abstract

본 발명은 정전 용량을 증대시킬 수 있도록 반구 형상의 그레인이 형성된 하부 전극을 구비하고 있는 반도체 메모리 장치의 커패시터 제조 방법을 관하여 기재하고 있다. 이는 실리콘 기판상에 층간 절연막을 형성시키는 단계와, 상기 절연층에 소정 선폭 크기의 콘택홀을 형성시키는 단계와, 상기 콘택홀을 매립시킬 수 있도록 상기 절연층상에 소정 두께의 비정질 실리콘을 증착시키고 패턴닝시켜서 소정 형사의 하부 전극을 형성시키는 단계와, 이온 주입 공정에 의하여 상기 하부 전극에 게르마늄 또는 실리콘을 이온 주입시키는 단계와, 상기 하부 전극의 표면상에 반구 형상의 그레인을 형성시키는 단계와, 상기 단계의 결과물상에 유전체막 및 상부 전극을 순차적으로 형성시키는 단계로 이루어진다. 따라서 본 발명에 따르면 이온 주입 고정에 의하여 비정질 실리콘막과 하지막사이의 계면에서 형성되는 결정질 시드를 이온 주입 공정에 의하여 제거함으로서 비정질 실리콘막의 결정 내부에서 그레인이 성장되는 것을 방지시키며 그 결과 하부 전극의 표면에서 HSG 미형성 영역이 발생되는 것을 방지시킴으로서 커패시터의 정전 용량을 증대시킨다.The present invention discloses a method of manufacturing a capacitor of a semiconductor memory device having a lower electrode formed with hemispherical grains so as to increase the capacitance. Forming a contact hole having a predetermined line width in the insulating layer; depositing amorphous silicon having a predetermined thickness on the insulating layer so as to fill the contact hole; Implanting germanium or silicon into the lower electrode by an ion implantation process; forming hemispherical grains on the surface of the lower electrode; And sequentially forming a dielectric film and an upper electrode on the resultant product. Therefore, according to the present invention, by removing the crystalline seed formed at the interface between the amorphous silicon film and the base film by ion implantation, the grain is prevented from growing in the crystal of the amorphous silicon film, The generation of the non-HSG region on the surface is prevented, thereby increasing the capacitance of the capacitor.

Description

Method for manufacturing capacitor of semiconductor memory device

본 발명은 반도체 메모리 장치의 커패시터를 제조하기 위한 방법에 관한 것으로, 특히 하부 전극의 표면상에 반구 형상의 그레인들을 형성시킴으로서 메모리 장치의 정전 용량을 향상시킬 수 있는 반도체 메모리 장치의 커패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor memory device, and more particularly to a method of manufacturing a capacitor of a semiconductor memory device capable of improving the capacitance of a memory device by forming hemispherical grains on the surface of the lower electrode will be.

일반적으로, 반도체 메모리 장치의 집적도가 증가됨에 따라서 메모리 셀의 면적 감소에 따른 셀 커패시턴스의 감소를 초래하게 되며 그 결과 메모리 셀의 독출 능력을 저하시키고 소프트에러율을 증가시킬 뿐만 아니라 저전압에서의 소자 동작을 어렵게 하여 작동시 과다한 전력 소모를 유발시키므로 반도체 메모리 장치의 고집적화를 위하여 셀 커패시턴스를 증가시켜야 한다.Generally, as the degree of integration of a semiconductor memory device increases, the cell capacitance decreases due to a decrease in the area of the memory cell. As a result, the memory cell read capability and the soft error rate are increased, It is necessary to increase the cell capacitance for high integration of the semiconductor memory device.

한편, 유전막을 고유전율을 갖는 물질로 형성시키거나 유전막을 박막화시킴으로서 셀 커패시턴스를 증가시키는 방안이 제의되었지만 고유전 물질로 유전막을 형성하는 경우에 박막 상태에서의 누설 전류가 크로 파괴 전압이 작다는 문제점을 야기시키고 또한 유전막을 박막화시키는 경우에 박막화에 따른 유전막의 전기적 특성저하 및 반도체 소자의 신뢰성이 감소되는 문제점을 야기시킨다.On the other hand, it has been proposed to increase the cell capacitance by forming the dielectric film with a high dielectric constant or by thinning the dielectric film, but when the dielectric film is formed of a high dielectric material, the leakage current in the thin film state causes a small breakdown voltage And the dielectric film is made thinner, the electrical characteristics of the dielectric film due to the thinning and the reliability of the semiconductor device are reduced.

따라서, 하기에 설명하는 바와 같이 하부 전극 표면에 반구 모양의 그레인들을 갖는 실리콘층 소위 HSG 실리콘층을 선택적으로 형성하여 하부 전극의 유효 면적을 증대시킴으로서 셀 커패시턴스를 증대시키는 방안이 제의되었다.Therefore, as described below, a method of increasing the cell capacitance by selectively forming a so-called HSG silicon layer having hemispherical grains on the surface of the lower electrode to increase the effective area of the lower electrode has been proposed.

즉, 도 1에 도시되어 있는 바와 같이 종래 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법은 실리콘 기판(110)상에 형성되어서 층간 절연막(ILD)으로 작용하는 절연층(120)에 사진 식각 공정 등에 의하여 형성된 소정 형상의 마스크를 사용하는 식각 공정에 의하여 소정 선폭 크기를 갖는 콘택홀을 형성시킨 후 상기 콘택홀을 매립시킬 수 있도록 상기 절연층(120)상에 비정질 실리콘을 소정 두께로 증착시키고 패턴닝시킴으로서 매립 콘택(BC)을 구비하는 도전층(130)의 표면상에 실리콘 소스 가스를 사용하여서 실리콘핵을 성장시킴으로서 결정화된 그레인(HSG)이 형성된다.1, a method of manufacturing a capacitor of a semiconductor memory device according to a related art embodiment includes forming an insulating layer 120, which is formed on a silicon substrate 110 and serves as an interlayer insulating film (ILD) A contact hole having a predetermined line size is formed by an etching process using a mask having a predetermined shape and then amorphous silicon is deposited on the insulating layer 120 to a predetermined thickness so as to fill the contact hole, A crystallized grain (HSG) is formed by growing a silicon nucleus on the surface of a conductive layer 130 having buried contacts BC by using a silicon source gas.

한편, 상기 도전층(130)의 비정질 실리콘의 결정 구조가 국부적으로 결정화되어 있는 경우에 도전층(130)의 표면상에 HSG 실리콘막을 형성시킬 때 상기 비정질 실리콘의 결정화된 부분의 그레인이 성장하게 되어서 결정 내부에서 실리콘 원자의 이동을 방해시키므로 도면상에 가상선으로 표시되어 있는 바와 같이 상기 도전층(130)의 일부 표면상에 실리콘 핵이 형성되지 않거나, 실리콘 핵이 형성된 상태일지라고 어닐링 공정시 실리콘핵이 더 이상 성장하지 않는 볼드(bald) 디펙트가 발생하므로 커패시터의 하부 전극의 표면적을 극대화시키기가 어렵게됨으로서 커패시터의 정전 용량을 크게 감소시켜 반도체 소자의 특성을 저하시킨다.On the other hand, when the crystal structure of the amorphous silicon of the conductive layer 130 is locally crystallized, when the HSG silicon film is formed on the surface of the conductive layer 130, the grain of the crystallized portion of the amorphous silicon is grown The silicon nuclei are not formed on a part of the surface of the conductive layer 130 as indicated by imaginary lines in the drawing, or silicon nuclei are formed in the surface of the conductive layer 130, A bald defect is generated in which the nucleus does not grow any longer, so that it is difficult to maximize the surface area of the lower electrode of the capacitor, thereby greatly reducing the capacitance of the capacitor, thereby degrading the characteristics of the semiconductor device.

본 발명은 상기된 바와 같은 종래의 문제점을 해소시키기 위하여 안출된 것으로 그 목적은 하부 전극의 결정 내부에서 결정질 구조가 형성되는 것을 방지시킴으로서 비정질 실리콘으로 이루어진 커패시터의 하부 전극의 표면상에 반구 형상의 그레인이 형성되지 못하는 것을 방지시켜서 커패시터의 정전 용량을 증대시키고 그 결과 반도체 메모리 장치의 특성을 향상시킬 수 있는 반도체 메모리 장치의 커패시터 제조 방법을 제공한다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the conventional problems as described above, and its object is to prevent a crystalline structure from being formed in a crystal of a lower electrode, thereby forming a semi- And the capacitance of the capacitor can be increased. As a result, the characteristics of the semiconductor memory device can be improved.

상기 목적을 달성하기 위하여 본 발명은, 실리콘 기판상에 층간 절연막을 형성시키는 단계와, 상기 절연층에 소정 선폭 크기의 콘택홀을 형성시키는 단계와, 상기 콘택홀을 매립시킬 수 있도록 상기 절연층상에 소정 두께의 비정질 실리콘을 증착시키고 패턴닝시켜서 소정 형상의 하부 전극을 형성시키는 단계와, 이온 주입 공정에 의하여 상기 하부 전극에 게르마늄 또는 실리콘을 이온 주입시키는 단계와, 상기 하부 전극의 표면상에 반구형상의 그레인을 형성시키는 단계와, 상기 단계의 결과물상에 유전체막 및 상부 전극을 순차적으로 형성시키는 단계로 이루어진 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법을 제공한다.According to an aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: forming an interlayer insulating film on a silicon substrate; forming contact holes having a predetermined line width size in the insulating layer; Forming a lower electrode having a predetermined shape by depositing and patterning a predetermined thickness of amorphous silicon; implanting germanium or silicon into the lower electrode by an ion implantation process; Forming a dielectric layer on the dielectric layer and an upper electrode on the dielectric layer; and forming a dielectric layer and an upper electrode on the resultant dielectric layer.

본 발명의 따른 실시예에 따르면, 반도체 메모리 장치의 커패시터 제조방법은, 층간 절연막에 형성된 콘택홀을 매립시킬 수 있도록 상기 층간 절연막상에 실리콘을 소정 두께로 증착시키고 패턴닝시켜서 소정 형상의 하부 전극을 형성시키고 그의 상부는 순수 실리콘으로 이루어져 있는 단계와, 상기 하부 전극의 상부에 이온 주입 공정에 의하여 인을 이온 주입시키는 단계와, HSG 공정에 의하여 상기 하부 전극의 표면상에 반구 형상의 그레인을 형성시키는 단계와, 상기 단계의 결과물상에 유전체막 및 상부 전극을 순차적으로 형성시키는 단계로 이루어진 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법에 의해서 달성된다.According to an embodiment of the present invention, a method of fabricating a capacitor of a semiconductor memory device includes depositing and patterning silicon on the interlayer insulating film to form a contact hole formed in the interlayer insulating film, Forming an upper portion of the lower electrode by ion implantation; ion implanting phosphorus into the upper portion of the lower electrode by ion implantation; forming a hemispherical grain on the surface of the lower electrode by an HSG process And sequentially forming a dielectric film and an upper electrode on the result of the step. The method for fabricating a capacitor of a semiconductor memory device according to claim 1,

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명하면 다음과 같다.Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2 및 도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법을 순차적으로 도시한 단면도이고, 도 4 및 도 5는 발명의 따른 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법을 순차적으로 도시한 단면도이다.FIGS. 2 and 3 are cross-sectional views sequentially illustrating a method of manufacturing a capacitor of a semiconductor memory device according to an embodiment of the present invention. FIGS. 4 and 5 show a method of manufacturing a capacitor of a semiconductor memory device according to an embodiment of the present invention. And Fig.

먼저, 도 2 및 도 3에 도시되어 있는 바와 같이, 본 발명의 일실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법은 실리콘 기판(210)상에 절연층(220)을 형성시키는 단계와, 상기 절연층(220)에 소정 선폭 크기의 콘택홀을 형성시키는 단계와, 상기 콘택홀을 매립시킬 수 있도록 인이 도핑된 실리콘을 소정 두께로 증착시켜서 비정질 상태의 도전층(230)을 형성시키는 단계와, 상기 도전층(230)을 소정 형상으로 패턴닝시켜서 하부 전극(230')을 형성시키는 단계와, 상기 하부 전극(230')상에 반구 형상의 그레인을 형성시키는 단계와, HSG가 형성된 하부 전극(230')상에 유전체막 및 상부 전극을 순차적으로 형성시키는 단계로 이루어진다.2 and 3, a method of fabricating a capacitor of a semiconductor memory device according to an embodiment of the present invention includes forming an insulating layer 220 on a silicon substrate 210, Forming a contact hole having a predetermined line width size in the layer 220 and depositing phosphorus doped silicon to a predetermined thickness so as to fill the contact hole to form an amorphous conductive layer 230; Forming a lower electrode 230 'by patterning the conductive layer 230 into a predetermined shape; forming hemispherical grains on the lower electrode 230'; forming a lower electrode 230 ' 230 ', sequentially forming a dielectric film and an upper electrode.

즉, 절연층(220)상에 형성된 도전층(230)에 불순물이 이온 주입되는 것을 단면 도시한 도 2를 참조하면, 국부산화 공정(LOCOS) 등과 같은 소자 분리 영역 형성 공정에 의하여 실리콘 기판(210)상에 비활성 영역인 소정 선폭 크기의 필드 산화막(FOx)을 형성시킴으로서 한정된 활성 영역상에 게이트 산화막 및 게이트 전극(도시되어 있지 않음)을 형성시키고 이러한 게이트 전극을 이온 주입 마스크로 하여서 노출된 상기 실리콘 기판(210)에 불순물 이온을 주입시켜서 소오스 영역/드레인 영역을 형성시킴으로서 트랜지스터와 같은 기본 소자를 형성시킨다.Referring to FIG. 2, which is a cross-sectional view illustrating the impurity implantation into the conductive layer 230 formed on the insulating layer 220, a silicon substrate 210 (FIG. 2) is formed by a device isolation region forming process such as a local oxidation process A gate oxide film and a gate electrode (not shown) are formed on a limited active region by forming a field oxide film FOx having a predetermined line width size, which is an inactive region, on the active region, Impurity ions are implanted into the substrate 210 to form a source region / drain region, thereby forming a basic element such as a transistor.

이 후에, 기본 소자가 형성된 결과물의 전면에 BPSG 또는 USG와 같은 절연 물질을 화학 기상 증착(CVD)공정 등에 의하여 소정 두께로 증착시킴으로서 절연층(220)을 형성시키며 이러한 절연층(220)상에 포토레지스트를 도포시킨 후 노광 및 현상처리하는 사진 식각 공정에 의하여 소정 형상의 패턴을 구비한 감광층(도시 되어 있지 않음)을 형성시킨다.Thereafter, an insulation layer 220 is formed by depositing an insulating material such as BPSG or USG on the entire surface of the resultant product on which the basic element is formed by a chemical vapor deposition (CVD) process or the like to a predetermined thickness. A photoresist layer (not shown) having a predetermined pattern is formed by a photolithography process in which a resist is coated and then exposed and developed.

한편, 상기 감광층의 패턴을 통하여 노출된 상기 절연층(220)의 일부를 이방성 식각 특성이 양호한 반응성 이온 식각(RIE) 공정 등과 같은 건식 식각 공정에 의하여 제거하며 그 결과 상기 절연층(220)에 상기 실리콘 기판(210)의 드레인 영역을 노출시키는 소정 선폭 크기의 콘택홀(CH)을 형성시킨 후 상기 콘택홀을 매립시킬수 있도록 인이 도핑된 실리콘을 화학 기상 증착 공정에 의하여 상기 절연층(220)상에 소정 두께로 증착시켜서 도전층(230)을 형성시킨다.Meanwhile, a part of the insulating layer 220 exposed through the pattern of the photosensitive layer is removed by a dry etching process such as a reactive ion etching (RIE) process having a favorable anisotropic etching property. As a result, After forming a contact hole CH having a predetermined line size to expose a drain region of the silicon substrate 210, phosphorus-doped silicon is deposited on the insulating layer 220 by a chemical vapor deposition process so as to fill the contact hole. And the conductive layer 230 is formed.

이 후에, 도 2에 화살표로 표시되어 있는 바와 같이 약 20KeV 내지 300KeV 정도의 에너지하에서 수행되는 이온 주입 공정에 의하여 불순물 특히 실리콘(Si) 또는 게르마늄(Ge)을 상기 도전층(230)에 약 1012 내지 1015 atoms/㎠ 정도 주입시키며 그 결과 상기 도전층(230)을 형성시킬 때 하지막과의 계면에 형성되는 결정실 시드(SEED)를 비정질화시켜서 제거한다.(Si) or germanium (Ge) to the conductive layer 230 by an ion implantation process performed at an energy of about 20 KeV to 300 KeV as shown by an arrow in FIG. 1015 atoms / cm < 2 > is implanted, and as a result, the crystalline seed seed (SEED) formed at the interface with the base film when the conductive layer 230 is formed is amorphized and removed.

한편, 소정 형상의 하부 전극상에 반구 형상의 그레인이 형성된 것을 단면 도시한 도 3을 참조하면, 상기된 바와 같이 실리콘 또는 게르마늄 같은 불순물 이온이 주입된 도전층(230)을 사진 식각 공정 등에 의하여 형성된 마스크를 사용하는 식각 공정에 의하여 소정 형상으로 패턴닝시켜서 하부 전극(230')을 형성시킨 후 그 결과물을 화학 기상 증착 장치의 챔버 또는 로(furnace) 내에 장입시키고 소정의 공정 레서피 즉 시딩(seeding) 및 어닐링(annnealing)으로 이류어진 HSG 공정에 의하여 상기 하부 전극(230')의 표면상에 반구 형상으로 이루어진 복수개의 그레인(HSG)을 형성시킴으로서 표면적인 증대된 하부 전극(230')을 형성시킨다.3, a semi-spherical grain is formed on a lower electrode of a predetermined shape. Referring to FIG. 3, a conductive layer 230 implanted with impurity ions such as silicon or germanium is formed by photolithography or the like The lower electrode 230 'is formed by patterning in a predetermined shape by an etching process using a mask, and the resultant is charged into a chamber or furnace of a chemical vapor deposition apparatus, and a predetermined process recipe (seeding) And a plurality of semispherical grains HSG are formed on the surface of the lower electrode 230 'by an HSG process conducted by an annealing process and an annealing process to form the lower electrode 230' having an increased surface area.

이 후에, 상기된 바와 같이 표면상에 형성된 반구 형상의 그레인에 의하여 표면적이 증대된 상기 하부 전극(230')상에 큰 값의 유전 상수를 갖는 유전 물질로 이루어진 유전체막 및 백금 등과 같은 금속으로 이루어진 상부 전극을 순차적으로 형성시킴으로서 정전 용량이 증대된 커패시터를 제작한다.Thereafter, as described above, a dielectric film made of a dielectric material having a large dielectric constant on the lower electrode 230 'having a surface area increased by hemispherical grains formed on the surface, and a metal such as platinum And the upper electrode are sequentially formed to fabricate a capacitor having increased capacitance.

한편, 도 4 및 도 5에 도시되어 있는 바와 같이, 본 발명의 따른 실시예에 따르면, 반도체 메모리 장치의 커패시터 제조 방법은 층간 절연막(420)에 형성된 콘택홀을 매립시킬 수 있도록 상기 층간 절연막(420)상에 인이 함유된 실리콘을 화학 기상 증착 공정에 의하여 소정 두께로 증착시킨 후 패턴닝시켜서 소정 형상의 하부 전극(430)을 형성시키며 여기에서 상기 인이 함유된 실리콘이 상기 층간 절연막(420)상에 증착되는 동안에 인산(PH3) 가스의 공급을 중단시킴으로서 상기 하부 전극(430)의 상부는 인이 함유되지 않은 순수 실리콘으로 이루어져 있으며 그 결과 상기 하부 전극(430)은 인이 함유된 실리콘으로 이루어진 제1하부 전극(431)과 인이 함유되지 않은 제2하부 전극(432)으로 이루어진다.4 and 5, a method of fabricating a capacitor of a semiconductor memory device according to an embodiment of the present invention includes forming an interlayer insulating film 420 (not shown) so as to fill a contact hole formed in the interlayer insulating film 420, The silicon containing phosphorus is deposited to a predetermined thickness by a chemical vapor deposition process and then patterned to form a lower electrode 430 having a predetermined shape, The supply of phosphoric acid (PH3) gas is stopped during deposition on the lower electrode 430 so that the upper portion of the lower electrode 430 is made of pure silicon not containing phosphorus. As a result, the lower electrode 430 is made of phosphorus- And includes a first lower electrode 431 and a second lower electrode 432 not containing phosphorus.

이 후에, 이온 주입 공정에 의하여 상기 제2하부 전극(432)에 인이온을 주입시키며 이에 의해서 상기 제2하부 전극(431)의 결정 구조 내부에 형성된 결정 상태의 시드(seed)를 비정질화시켜서 제거하며 그 결과 상기 하부 전극(430)의 결정 구조는 비정질 상태로 유지된다.Thereafter, phosphorus ions are implanted into the second lower electrode 432 by an ion implantation process, thereby forming a seed in a crystalline state inside the crystal structure of the second lower electrode 431 by amorphizing the seed So that the crystal structure of the lower electrode 430 is maintained in an amorphous state.

한편, 상기 결과물을 화학 기상 증착 장치의 챔버 또는 로(furnace) 내에 장입시키고 소정의 고정 레서피 즉 시딩(seeding) 및 어닐링(annealing)으로 이루어진 HSG 공정에 의하여 상기 하부 전극(430)의 표면상에 반구형상으로 이루어진 복수개의 그레인(HSG)을 형성시킴으로서 표면적이 증대된 하부 전극(430)을 형성시킨다.On the other hand, the resultant product is charged into a chamber or furnace of a chemical vapor deposition apparatus, and the HSG process, which is a predetermined fixed recipe, i.e., seeding and annealing, The lower electrode 430 having a larger surface area is formed by forming a plurality of grains HSG.

이 후에, 표면적이 증대된 상기 하부 전극(430)상에 큰 값의 유전 상수를 갖는 유전 물질로 이루어진 유전체막 및 백금 등과 같은 금속으로 이루어진 상부 전극을 순차적으로 형성시킴으로서 정전 용량이 증대된 커패시터를 제작한다.Thereafter, a dielectric film made of a dielectric material having a large dielectric constant and an upper electrode made of a metal such as platinum are sequentially formed on the lower electrode 430 having increased surface area to produce a capacitor having increased capacitance do.

따라서, 본 발명에 따르면, 층간 절연막으로 작용하는 절연층에 형성된 콘택홀을 매립시키면서 상기 절연층상에 적층되는 도전층에 이온 주입 공정에 의하여 불순물 이온을 주입시킴으로서 상기 도전층의 결정 내부에 형성된 결정화된 영역을 비정질화시키며 그 결과 추후 공정에 의하여 하부 전극의 표면상에 HSG를 형성시킬 때 하부 전극의 결정 내부에서 결정이 성장되는 것을 방지시킨다.Therefore, according to the present invention, impurity ions are implanted into a conductive layer stacked on the insulating layer while filling contact holes formed in an insulating layer serving as an interlayer insulating film, thereby forming a crystallized Thereby preventing crystals from growing inside the crystal of the lower electrode when the HSG is formed on the surface of the lower electrode by a subsequent process.

이상, 상기 내용은 첨부 도면을 참조하여 본 발명의 바람직한 일실시예를 단지 예시한 것으로 본 발명이 속하는 분야의 당업자는 본 발명의 요지를 변경시킴이 없이 본 발명에 대한 수정 및 변경을 가할 수 있다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, .

제1도는 종래 실시예에 따라서 반구 형상의 그레인이 형성된 하부 전극을 도시한 단면도.FIG. 1 is a cross-sectional view showing a lower electrode in which hemispherical grains are formed according to a conventional example; FIG.

제2도 및 제3도는 본 발명의 일실시예에 따라서 반구 형상의 그레인이 하부 전극에 형성되는 것을 순차적으로 도시한 단면도.FIGS. 2 and 3 are sectional views sequentially illustrating formation of hemispherical grains on the lower electrode according to an embodiment of the present invention. FIG.

제4도 및 제5도는 본 발명의 따른 실시예에 따라서 반구 형상의 그레인이 하부 전극에 형성되는 것을 순차적으로 도시한 단면도.FIGS. 4 and 5 are cross-sectional views sequentially illustrating formation of hemispherical grains on the lower electrode according to an embodiment of the present invention. FIG.

Claims

A method of manufacturing a semiconductor device, comprising: forming an interlayer insulating film on a silicon substrate; forming a contact hole having a predetermined line width size in the insulating layer; depositing amorphous silicon having a predetermined thickness on the insulating layer so as to fill the contact hole; Forming a lower electrode having a predetermined shape by implanting germanium or silicon into the lower electrode by an ion implantation process, forming hemispherical grains on the surface of the lower electrode, And sequentially forming a dielectric film and an upper electrode on the resultant structure of the capacitor.

Forming a lower electrode having a predetermined shape by depositing and patterning silicon on the interlayer insulating film to form a contact hole formed in the interlayer insulating film to a predetermined thickness and forming an upper portion of the lower electrode on the upper portion of the lower electrode; Implanting phosphorus by an ion implantation process, forming hemispherical grains on the surface of the lower electrode by an HSG process, and sequentially forming a dielectric film and an upper electrode on the resultant product Wherein the step of forming the capacitor comprises the steps of:

※ Note: It is disclosed by the contents of the first application.