KR980012514A - Method for manufacturing capacitor of semiconductor device - Google Patents
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Abstract
본 발명은 반도체장치의 커패시터, 특히 유전막을 강유전물질로 형성하는 커패시터 제조방법에 있어서, 장벽층을 내 산화특성이 우수하고 실리콘과의 반응성이 매우 낮은 코발트(Co)층으로 형성한다. 이에 따라 종래 기술에 의한 커패시터 제조방법에서 장벽층과 산소와의 반응에 의한 전극의 부분적인 리프팅(lifting)을 방지할 수 있고 전극의 표면 거칠기를 완화시켜 유전막의 결정성장을 양호하게 할 수 있다. 그리고 도전성 플러그의 계면에서 실리콘과의 반응에 의한 부작용이 발생하지 않는다. 이에 따라 커패시터의 제조공정에서의 공정의 안정성 확보와 함께 전극을 구성하는 물질의 선택 폭을 넓게 할 수 있을 뿐만 아니라 공정마진도 넓게할 수 있다. 특히, 유전막을 형성하는 공정에서의 유전막으로부터 산소의 외부확산에 의한 유전막의 특성열화를 방지할 수 있는 것이 무엇보다 큰 장점이 된다.The present invention relates to a capacitor of a semiconductor device, in particular, a method of fabricating a capacitor using a ferroelectric material, wherein the barrier layer is formed of a cobalt (Co) layer having excellent oxidation resistance and low reactivity with silicon. Accordingly, partial lifting of the electrode due to the reaction between the barrier layer and oxygen can be prevented in the method of manufacturing a capacitor according to the prior art, and the surface roughness of the electrode can be relaxed, so that the crystal growth of the dielectric layer can be improved. There is no side effect due to the reaction with silicon at the interface of the conductive plug. Accordingly, it is possible to secure the stability of the process in the manufacturing process of the capacitor, and to widen the selection range of the material constituting the electrode, as well as to widen the process margin. Particularly, it is a great advantage that the characteristic deterioration of the dielectric film due to the external diffusion of oxygen from the dielectric film in the process of forming the dielectric film can be prevented.
Description
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 특히 커패시터의 장벽층으로서 내 산화특성이 우수하고 실리콘과의 반응성이 매우 낮은 코발트층을 사용하는 커패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor using a cobalt layer having a high oxidation resistance characteristic and a very low reactivity with silicon as a barrier layer of a capacitor.
디. 램(DREAM)은 높은 집적도와 동작속도가 따른 메모리 소자보다 빠르다는 장점을 가지는 반면, 데이타의 안전한 저장을 위해 계속적인 리프레쉬(refresh)작업이 필요하다.D. DREAM has the advantage of being faster than a memory device with a high degree of integration and operating speed, but requires a continuous refresh operation for secure storage of data.
한편, 상기 DRAM과는 달리 정적 렘(Static RAM)이나 전기적으로 소거가 가능할 뿐만 아니라 프로그램하는 것이 가능한 이.이.피.롬(EEPROM)이나 현재 급속이 보급되고 잇는 플레쉬 메모리등은 데이타의 저장면에서는 데이타의 손실없이 거의 영구적으로 저장할 수 있다는 면에서 장점이 있으나, 이들 소자들을 운용하는데 있어서는 극복할 수는 있지만, 다소의 장애가 있다. 예를 들면, 동작전압이 상기 DRAM에 비해 매우 높다. 또한, 단위셀당 메로리 소자를 구성하는데 있어서, 다수의 트랜지스터와 커패시터를 필요로하므로 고집적화가 DRAM에 비해 상대적으로 어렵다. 그리고 동작속도도 느린편이다. 따라서 상기 SRAM이나 EEPROM계열의 메모리 소자의 사용은 상기 DRAM만큼 넓지 못하다.Unlike the DRAM, static random access memory (DRAM) or electrically erasable memory devices can be programmed as well as EEPROM or flash memories, which are currently being rapidly distributed, Has advantages in that it can be stored almost permanently without loss of data, but it can be overcome in operating these devices, but there are some obstacles. For example, the operating voltage is much higher than that of the DRAM. In addition, since a large number of transistors and capacitors are required in constituting the memory element per unit cell, the integration is relatively difficult as compared with the DRAM. And the operation speed is also slow. Therefore, the use of the SRAM or EEPROM memory device is not as wide as the DRAM.
따라서 상기 DRAM의 장점과 상기 불휘발성 메모리소자의 장점을 모두 수용할 수 있는 새로운 메모리 소자가 연구되고 있는데, 그 한 예가 커패시터의 유전물질을 강유전물질로 대체하는 것이다. 강유전물질을 사용하여 형성된 커패시터를 구비하는 메모리 소자는 통상 페로일렉트릭 렘(Ferroelectric RAM: FRAM)이라고 하는데, FRAM은 상술한 바와 같이 강유전성물질을 이용하여 커패시터를 제조하므로 상기 DRAM을 동작시키는 정도의 전압을 인가하여 데이타의 저장을 할 수 있고 일단 저장된 데이타는 강유전물질의 특성상 영구적으로 저장되므로 상기 SRAM이나 EEPROM과 같은 불휘발성의 장점을 갖고 있다.Therefore, a new memory device capable of accommodating both the advantages of the DRAM and the advantages of the nonvolatile memory device is being studied. One example is replacing the dielectric material of the capacitor with a ferroelectric material. A memory device having a capacitor formed using a ferroelectric material is generally called a ferroelectric RAM (FRAM). Since a FRAM uses a ferroelectric material to manufacture a capacitor as described above, a voltage enough to operate the DRAM And the stored data is permanently stored due to the characteristics of the ferroelectric material, so that it has the advantage of nonvolatility such as SRAM or EEPROM.
강유전 물질은 분극률(polarizability)이 매우 높다. 따라서 강유전 물질에 전압이 인가되며, 전기장에 의해 강유전 물질내의 전기쌍극지 (electric dipole)들은 전자장의 방향과 나란히 배열된다. 곧 상기 전기 쌍극자들은 분극된다. 강유전 물질 전체로 볼 때, 이와 같은 분극현상은 물질내에서는 상쇄되므로 강유전물질의 양단에서만 그 효과가 나타낸다. 이러한 효과는 인과된 전압을 제거하더라도 약간 감소될 뿐 완전히 없어지지 않고 잔류분극(Remanant polarization)으로 남는다. 상기 잔류분극을 소거하기 위해서는 최초 인가된 전압과는 반대되는 전압을 인가하여야 한다. 이러한 동작은 메모리 소자에서 데이타를 소거하는 것에 대응한다. 상기 강유전물질의 이러한 잔류분극의 발생과 소거를 메모리 동작에 응용한 것이 바로 상기 FRAM이다. 따라서 FRAM은 한번 저장된 데이타는 계속적인 외부의 전압 공급이 없어도 지워지지 않는다. 또한, 저장된 데이타를 지우기 위해서는 상기 DRAM에 인가하는 정도의 낮은 전압만이 필요하다. 이러한 FRAM소자의 실현을 위해서는 FRAM 커패시터의 특성확보와 함께 제조공정상의 발생되는 문제점들을 해결해야 한다. 이러한 문제점들로는 씨. 모스(CMOS)층의 보호, 강유전물질과 커패시터의 전극과의 접촉에 따른 문제, 층간절연막과 강유전물질간의 반응, 층간절연막 형성과 패시베이션(passivation)시의 강유전물질의 특성열화등이 있는데, 특히 강유전물질의 결정성장 및 전기적특성은 커패시터의 하부전극을 형성하는 상태 및 특성에 의해 큰 영향을 받는다. 따라서 커패시터 제조공정에 있어서 매우 중요한 공정이다. 그리고 단일 트랜지스터와 단일 커패시터를 구비하는 구조나 단일 트랜지스터 셀 구조를 갖는 FRAM소자의 고집적화를 구현하기 위해서는 커패시터의 하부전극과 그 하지막이 직접 접촉되어 커패시터의 특성이 열화되는 것을 방지할 수 있는 장벽층(barrier layer)을 개발하는 것이 필요하다. DRAM구조와 유사한 단일 트랜지스터와 단일 커패시터를 구비하는 형태의 경우에 있어서는 일반적으로 플러그물질로 사용하는 실리콘(Si)과 전극물질 사이의 장벽층의 경우에는 여러 가지 특성이 요구된다.The ferroelectric material has a very high polarizability. Therefore, a voltage is applied to the ferroelectric material, and electric dipoles in the ferroelectric material are arranged along the direction of the electromagnetic field by the electric field. Soon the electrical dipoles are polarized. In terms of the entire ferroelectric material, such a polarization phenomenon is canceled in the material, so that the effect is exhibited only at both ends of the ferroelectric material. This effect is slightly reduced even if the induced voltage is removed, but remains as remanent polarization without disappearing completely. In order to erase the remanent polarization, a voltage opposite to the voltage applied for the first time must be applied. This operation corresponds to erasing the data in the memory element. This FRAM is applied to the memory operation to generate and erase the residual polarization of the ferroelectric substance. Therefore, the data stored in the FRAM is not erased even if there is no continuous external voltage supply. In addition, only a voltage as low as that applied to the DRAM is required to erase the stored data. In order to realize such FRAM devices, it is necessary to secure the characteristics of the FRAM capacitor and to solve the problems occurring at the manufacturing process. These problems include Mr. A problem of contact between the ferroelectric substance and the electrode of the capacitor, a reaction between the interlayer insulating film and the ferroelectric substance, a deterioration of the ferroelectric substance during the passivation and the formation of the interlayer insulating film, The crystal growth and electrical properties of the material are greatly influenced by the state and properties of the lower electrode of the capacitor. Therefore, it is a very important process in the capacitor manufacturing process. In order to realize a high integration of a single transistor and a single capacitor or a high integration of a FRAM device having a single transistor cell structure, it is necessary to form a barrier layer capable of preventing the degradation of the characteristics of the capacitor, barrier layer. In the case of a configuration having a single transistor and a single capacitor similar to the DRAM structure, various characteristics are generally required in the case of a barrier layer between silicon (Si) used as a plug material and an electrode material.
고 집적화가 가속화됨에 따라 DRAM의 경우에도 커패시터의 커패시턴스를 충분히 확보하기 위해 BST(BaxSrL-xTio3)막과 같은 강 유전막을 이용하는데, 이경우에도 상술한 바와 같은 이유로 적절한 장벽층을 확보하는 것이 필요하다.As integration is accelerated, a steel dielectric film such as BST (Ba x Sr Lx Tio 3 ) film is used in order to secure enough capacitance of the capacitor even in the case of DRAM. In this case, securing a proper barrier layer need.
고 유전물질로 형성된 유전막을 채용한 커패시터에 있어서는 전극의 재료를 선택하는데 있어서 주의할 필요가 있다. 현재, 강 유전막 채용 커패시터의 전극재료로는 백금(Pt)이 널리 사용되고 있다. 백금은 전기전도도가 좋고(10μΩ-㎝), 강 유전막과의 반응성이 작으면, 강 유전막(예컨대, PZT(PbxZrL-xTiO3)의 페로브스카이트 결정화 온도(500∼700)에서 매우 안정하다. 뿐만 아니라 전극상에 형성되는 강 유전막의 결정성도 좋아진다.In a capacitor employing a dielectric film formed of a high dielectric material, care must be taken in selecting the material of the electrode. At present, platinum (Pt) is widely used as an electrode material of a capacitor using a steel dielectric film. Platinum is very stable at a perovskite crystallization temperature (500 to 700) of a steel dielectric film (for example, PZT (Pb x Zr Lx TiO 3 )) when the electrical conductivity is good (10 μΩ-cm) and reactivity with the steel dielectric film is small And also the crystallinity of the steel dielectric film formed on the electrode is improved.
이러한 장점에도 불구하고 상기 백금은 실리콘과의 반응성이 매우 강할 뿐만 아니라 산소에 대한 투명도가 높다. 즉, 산소에 대한 투과성(permeability)이 매우 좋다. 따라서 산소분위기에서 강 유전막을 형성할 경우 백금전극 아래의 장벽층은 산소와 쉽게 반응을 형성할 수 있다. 또한 백금을 전극으로 사용할 경유 강한 PZT를 강 유전막으로 사용한다면 따른 경우가 발생할 수 있다. 즉, PZT막내의 산소가 외부확산에 의해 PZT막으로부터 백금전극을 거쳐 빠져나가게 되어 PZT막의 전기적 특성을 열화시킨다. BST막과 같은 강 유전막을 형성하는 경우 산소분위기하에서 그 형성이 이루어지면, 백금전극을 통한 산소의 외부확산이 문제가 된다. 따라서 반도체장치에서 커패시터의 하부전극과 그 하지막사이에는 장벽층을 형성하여 이용하고 있다. 장벽층의 재료 특성은 커패시터의 전극과 장벽층이 형성되는 하지막과의 반응성이 적어 할 뿐만 아니라 내 산화성이 우수해야 한다.Despite these advantages, the platinum is not only highly reactive with silicon but also has high transparency to oxygen. That is, the permeability to oxygen is very good. Therefore, when forming a steel dielectric film in an oxygen atmosphere, the barrier layer under the platinum electrode can easily react with oxygen. Also, if strong PZT is used as a steel dielectric, platinum may be used as an electrode. That is, the oxygen in the PZT film exits from the PZT film through the platinum electrode due to external diffusion, thereby deteriorating the electrical characteristics of the PZT film. When a steel dielectric film such as a BST film is formed under an oxygen atmosphere, external diffusion of oxygen through the platinum electrode becomes a problem. Therefore, a barrier layer is formed between the lower electrode of the capacitor and the underlying film in the semiconductor device. The material properties of the barrier layer should not only be low in reactivity with the underlying film of the capacitor electrode and the barrier layer, but also have excellent oxidation resistance.
이러한 목적으로 장벽층을 구비하고 있는 종래 기술에 의한 반도체장치의 커패시터의 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.A method of manufacturing a capacitor of a conventional semiconductor device having a barrier layer for this purpose will be described in detail with reference to the accompanying drawings.
도 1내지 도 5는 종래 기술에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.FIGS. 1 to 5 are views showing steps of a conventional method for manufacturing a capacitor of a semiconductor device.
도 1은 반도체기판 또는 패드 도전층의 일 영역에 콘택홀 또는 비어홀을 형성할 영역을 한정하는 단계이다.1 is a step of defining a region for forming a contact hole or a via hole in one region of a semiconductor substrate or a pad conductive layer.
구체적으로, 트랜지스터와 비트라인 등이 형성된 반도체기판(도시하지 않음) 전면에 층간절연막(10)을 형성한다. 이어서, 상기 층간절연막(10)의 전면에 절연막(12)을 형성한다. 상기 절연막은 이후 공정에서 형성될 장벽층과 상기 층간절연막(10)의 직접 접촉되는 것을 방지하기 위한 것이다. 계속해서 상기 절연막(12) 전면에 상기 절연막(12)의 일부영역을 한정하여, 그 계면을 노출시키는 포토레지스트 패턴(14)을 형성한다. 포토레지스트 패턴(14)에 의해 한정된 부분이 후공정에서 콘택홀이 형성될 영역이다. 상기 층간절연막내에 별도의 패드도전층이 내포되어 있다면, 상기 포토레지스트 패턴(14)에 의해 한정된 부분은 비어홀(Via hole)이 형성될 영역이다.Specifically, an interlayer insulating film 10 is formed on the entire surface of a semiconductor substrate (not shown) on which transistors and bit lines are formed. Then, an insulating film 12 is formed on the entire surface of the interlayer insulating film 10. The insulating film is for preventing direct contact between the barrier layer to be formed in the subsequent step and the interlayer insulating film 10. Subsequently, a part of the insulating film 12 is defined on the entire surface of the insulating film 12 to form a photoresist pattern 14 exposing the interface. The portion defined by the photoresist pattern 14 is a region where a contact hole is to be formed in a later process. If a separate pad conductive layer is contained in the interlayer insulating film, a portion defined by the photoresist pattern 14 is a region where a via hole is to be formed.
도 2는 콘택홀(16)을 채우는 도전층(18)을 형성하는 단계이다. 구체적으로, 도 1의 포토레지스트 패턴(14)을 식각방지 마스크로 이용하여 상기 절연막(도 1의 12)과 층간절연막(도 1의 12)의 전면을 이방성식각한다. 상기 이방성식각은 반도체기판의 계면이 노출될 때 까지 계속된다. 이러한 식각에 의해 상기 절연막 및 층간절연막(도 1의 14, 12)의 노출된 부분은 완전히 제거되어 콘택홀(16)이 형성된 절연막 패턴 및 층간절연막 패턴(14a,12a)이 형성된다. 계속해서 상기 콘택홀(16)을 채우는 도전층(18)을 상기 절연막 패턴(14)의 전면에 형성한다.2 is a step of forming a conductive layer 18 filling the contact hole 16. In FIG. Specifically, the entire surface of the insulating film (12 in FIG. 1) and the interlayer insulating film (12 in FIG. 1) is anisotropically etched using the photoresist pattern 14 of FIG. 1 as an etching-resistant mask. The anisotropic etching continues until the interface of the semiconductor substrate is exposed. By this etching, the exposed portions of the insulating film and the interlayer insulating film (14, 12 in FIG. 1) are completely removed to form the insulating film pattern and the interlayer insulating film patterns 14a, 12a in which the contact holes 16 are formed. Subsequently, a conductive layer 18 filling the contact hole 16 is formed on the entire surface of the insulating film pattern 14.
상기 도전층(18)은 일반적으로 인 시츄(in-situ)도핑된 폴리 실리콘 층으로 형성한다. 상기 콘택홀(16)은 비어홀 일 수도 있다.The conductive layer 18 is typically formed of an in-situ doped polysilicon layer. The contact hole 16 may be a via hole.
도 3은 상기 콘택홀(16)에 도전성 플러그(18a)를 형성하는 단계이다. 구체적으로, 도 2의 결과물 전면을 에치백 또는 화학기계적 폴리싱(Chemical Mechanical Polishing:이하, CMP라 한다)방법을 이용하여 평탄화 한다.3 is a step of forming the conductive plug 18a in the contact hole 16. [ Specifically, the entire surface of the resultant structure shown in FIG. 2 is planarized using etch-back or chemical mechanical polishing (CMP).
평탄화 공정은 상기 절연막 패턴(12a)의 계면이 노출될 때 까지 실시한다. 이러한 평탄화에 의해 상기 콘택홀(16)을 제외한 따른 영역에서는 상기 도전층(도 2의 18)물질이 완전히 제거된다. 결국 콘택홀에는 상기 도전성 플러그(18a)가 형성된다. 상기 도전성 플러그(18a)는 이후 형성된 커패시터의 하부전극과 상기 반도체기판 또는 패드 도전층을 전기적으로 접속시키는 수단이 된다.The planarization process is performed until the interface of the insulating film pattern 12a is exposed. By this planarization, the material of the conductive layer (18 in FIG. 2) is completely removed in the region excluding the contact hole 16. As a result, the conductive plug 18a is formed in the contact hole. The conductive plug 18a is a means for electrically connecting the lower electrode of the capacitor formed thereafter to the semiconductor substrate or pad conductive layer.
도 4는 커패시터의 하부전극을 한정하는 포토레지스트 패턴을 형성하는 단계이다. 구체적으로, 상기 도전성 플러그(18a) 전면을 포함하는 절연막 패턴(12a) 전면에 장벽층(20)과 제1 도전층(22)을 순차적으로 형성한다. 상기 제1 도전층(22)을 형성하는 물질로는 백금을 사용한다. 따라서 상기 제1 도전층(22)은 백금층이다. 상기 장벽층(20)을 형성하는 물질로는 티타늄 나이트라이드(TiN)를 사용한다. 계속해서 제1 도전층(22) 전면에 포토레지스트막을 도포한 다음, 패턴닝하여 상기 도전성 플러그 (18a) 전면을 포함하도록 상기 제1 도전층(22) 영역의 일부를 한정하는 포토레지스트 패턴(24)을 형성한다. 상기 포토레지스트 패턴(24)으로 한정되는 영역이 커패시터의 하부전극 형성영역이 된다.4 is a step of forming a photoresist pattern defining the lower electrode of the capacitor. Specifically, a barrier layer 20 and a first conductive layer 22 are sequentially formed on the entire surface of the insulating layer pattern 12a including the entire surface of the conductive plug 18a. The first conductive layer 22 may be formed of platinum. Accordingly, the first conductive layer 22 is a platinum layer. As the material for forming the barrier layer 20, titanium nitride (TiN) is used. A photoresist film 24 is formed on the entire surface of the first conductive layer 22 and then patterned to define a part of the area of the first conductive layer 22 to cover the entire surface of the conductive plug 18a ). An area defined by the photoresist pattern 24 serves as a lower electrode forming region of the capacitor.
도 5는 상부전극을 형성하는 단계이다. 구체적으로 상기 포토레지스트 패턴(도 4의 24)을 식각방지 마스크로 이용하여 상기 제1 도전층(22) 및 장벽층(20)의 전면을 상기 절연막 패턴(12a) 계면을 종말점으로 하여 순차적으로 이방성식각한다. 이방성식각에 의해 상기 포토레지스트 패턴(도 4의 24)으로 한정된 부분을 제외한 따른 영역에서는 상기 제1 도전층(22) 및 장벽층(20)이 제거된다. 상기 포토레지스트 패턴(도 4의 24)으로 한정된 영역에는 장벽층 패턴(20Å)과 제1 도전층 패턴(22a)이 형성되는데, 상기 제1 도전층 패턴(22a)은 바로 백금층 패턴으로서 커패시터의 하부전극으로 사용되는 층이다. 상기 제1 도전층 패턴(22a)을 형성한 후 포토레지스트 패턴을 제거한다. 이어서 제1 도전층 패턴(22a)과 장벽층 패턴(20Å)이 형성된 반도체기판전면에 유전막(26)과 제2도전층(28)을 순차적으로 형성한다. 상기 유전막(26)으로는 PZT나 BST와 같은 강유전 상수를 갖는 물질로 형성된 강유전막을 사용한다. 그리고 상기 제2 도전층(28)은 상기 제1 도전층 패턴(22a)을 형성하는 물질인 백금을 사용하여 형성한다. 계속해서 상기 제2 도전층(28)을 셀 단위로 분할함으로써 셀 단위의 FRAM 커패시터가 완성된다.5 is a step of forming the upper electrode. Specifically, the entire surface of the first conductive layer 22 and the barrier layer 20 is etched using the photoresist pattern (24 in FIG. 4) as an etch stop mask, Etch. The first conductive layer 22 and the barrier layer 20 are removed by anisotropic etching in a region except for a portion defined by the photoresist pattern (24 in FIG. 4). A barrier layer pattern (20 angstroms) and a first conductive layer pattern 22a are formed in a region defined by the photoresist pattern (24 in FIG. 4). The first conductive layer pattern 22a is a platinum layer pattern And is a layer used as a lower electrode. After the first conductive layer pattern 22a is formed, the photoresist pattern is removed. A dielectric layer 26 and a second conductive layer 28 are sequentially formed on the entire surface of the semiconductor substrate where the first conductive layer pattern 22a and the barrier layer pattern 20 are formed. As the dielectric film 26, a ferroelectric film formed of a material having a ferroelectric constant such as PZT or BST is used. The second conductive layer 28 is formed using platinum, which is a material forming the first conductive layer pattern 22a. Subsequently, the second conductive layer 28 is divided into cell units to complete the FRAM capacitor for each cell.
종래 기술에 의한 커패시터 제조방법은 백금층을 하부전극으로 사용하고 티타늄 나이트라이드층을 장벽층으로 사용한다. 상기 티타늄 나이트라이드를 장벽층으로 사용할 경유 600℃정도의 고온 열처리에서 상기 제1 도전층(20)을 형성하는 물질인 백금과 도전성플러스(18a)를 형성하는 물질인 실리콘(Si)이 상기 TiN의 그레인 경계를 통과하여 상호확산되어 실리사이드(silicide)를 형성한다. 이러한 반응결과를 갖는 하부전극상에 형성되는 강유전막은 특성이 저하되어 수명이 짧아진다. 또한, TiN층은 상기 강유전막으로부터 외부확산에 의해 상기 백금층으로 형성한 제1 도전층(22)을 투과한 산소와 결합하여 부분적으로 상기 제1 도전층의 리프팅(lifting)을 일으킨다. 이와 같은 문제는 BST를 유전막으로 사용하는 DRAM의 경유에서도 마찬가지로 발생된다. 이러한 문제를 해결하기 위해 현재 많은 연구가 되어지고 있는바, 별도의 장벽층을 형성하는 대신 하부전극을 백금층과 함께 이리듐(Ir), 루테늄(Ru), 산화 이리듐(IrO2) 또는 산화루테늄(RuO2)등을 장벽층겸 하부전극으로 사용하는 적층구조로 형성하는 것이다. 그러나 상기 이리듐과 루테늄은 백금과 합금을 형성하는 특성이 강하다. 또한, 산소분위기에서 백금표면으로 외부확산되므로 결국에는 커패시터의 하부전극의 표면의 거칠기(roughness)가 심해진다.A conventional method of manufacturing a capacitor uses a platinum layer as a lower electrode and a titanium nitride layer as a barrier layer. In the high-temperature heat treatment at a temperature of about 600 ° C. in the case of using the titanium nitride as a barrier layer, silicon (Si), which is a material for forming the first conductive layer 20 and a conductive positive electrode 18a, Grain boundary and are mutually diffused to form silicide. The ferroelectric film formed on the lower electrode having such a reaction result degrades the characteristics and shortens the lifetime. Further, the TiN layer combines with oxygen permeated through the first conductive layer 22 formed of the platinum layer by external diffusion from the ferroelectric film to partially cause lifting of the first conductive layer. The same problem occurs in the case of a DRAM using BST as a dielectric film. In order to solve such a problem, a lot of researches have been carried out at present. Instead of forming a separate barrier layer, a lower electrode is formed with iridium (Ir), ruthenium (Ru), iridium oxide (IrO 2 ) RuO 2 ) or the like is used as a barrier layer and a lower electrode. However, the above iridium and ruthenium have a strong characteristic of forming an alloy with platinum. In addition, since it diffuses outward to the platinum surface in the oxygen atmosphere, the roughness of the surface of the lower electrode of the capacitor eventually becomes severe.
일반적으로, 강유전 물질의 결정성장 상태는 하부전극을 형성하는 물질층의 결정방향과 표면 거칠기에 큰 영향을 받는다.Generally, the crystal growth state of the ferroelectric material is greatly influenced by the crystal orientation and the surface roughness of the material layer forming the lower electrode.
상기 IrO2과 RuO2경우에는 막 형성시 안정된 물질 상(phase)을 형성하기가 쉽지 않으므로 어닐공정이 추가되며 표면의 거칠기가 심한 단점이 있다. 따라서 장벽층으로써 현재 관심이 되고 있는 물질로는 TaxSiL-xN, TixSiL-xN 및 WBN 등과 같은 다성분계 아몰퍼스 물질이 있으나 이러한 물질들은 아직 해결되지 않은 많은 문제점이 있으므로 상용화는 시기상조이다.In the case of the above-mentioned IrO 2 and RuO 2 , it is not easy to form a stable material phase at the time of film formation, so that an annealing process is added and the roughness of the surface is severe. Therefore, there are multi-component amorphous materials such as Ta x Si Lx N, Ti x Si Lx N, and WBN, which are currently attracting attention as a barrier layer. However, commercialization is premature because there are many problems that have not been solved yet.
따라서 본 발명의 목적은 상술한 종래 기술의 커패시터 제조방법의 문제점을 해결하기 위한 것으로써 강유전막의 특성저하를 막아서 커패시터의 성능이 저하되는 것을 막을 수 있는 장벽층을 구비하는 반도체장치의 커패시터 제조방법을 제공함에 있다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a method of fabricating a capacitor of a semiconductor device having a barrier layer for preventing degradation of the performance of a capacitor by preventing degradation of characteristics of a ferroelectric film, .
제1도 내지 제5도는 종래 기술에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.FIGS. 1 to 5 are views showing steps of a conventional method for manufacturing a capacitor of a semiconductor device.
제6도 내지 제11도는 본 발명의 일 실시예에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.6 to 11 are views showing steps of a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
40 : 장벽층 42 : 제1 도전층40: barrier layer 42: first conductive layer
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체장치의 커패시터 제조방법은 반도체기판 상에 콘택홀을 포함하는 층간절연막 패턴과 절연막 패턴을 순차적으로 형성하는 제1 단계; 상기 콘택홀에 도전성 플러그를 형성하는 제2 단계; 상기 도전성 플러그의 전면을 포함하는 상기 절연막 패턴의 일부영역 상에 내 산화특성이 우수하고 실리콘과의 반응성이 매우 낮은 물질층으로 형성된 장벽층 패턴과 제1 도전층 패턴을 순차적으로 형성하는 제3 단계; 및 상기 제1 도전층 패턴과 장벽층 패턴이 형성된 상기 절연막 패턴 전면에 강 유전막과 제2 도전층을 순차적으로 형성하는 제4 단계를 포함한다.According to an aspect of the present invention, there is provided a method of fabricating a capacitor of a semiconductor device, comprising: sequentially forming an interlayer insulating film pattern including a contact hole and an insulating film pattern on a semiconductor substrate; A second step of forming a conductive plug in the contact hole; A third step of sequentially forming a barrier layer pattern and a first conductive layer pattern formed on a part of the insulating film pattern including the front surface of the conductive plug, the barrier layer pattern being formed of a material layer having excellent oxidation resistance and a very low reactivity with silicon ; And a fourth step of sequentially forming a steel dielectric layer and a second conductive layer on the entire surface of the insulating film pattern having the first conductive layer pattern and the barrier layer pattern formed thereon.
상기 제3 단계에서 상기 물질층은 코발트(Co)층으로 형성한다.In the third step, the material layer is formed of a cobalt (Co) layer.
상기 제1 도전층 패턴은 커패시터의 하부전극으로 사용되며 백금(Pt), 이리듐(Ir), 루테늄(Ru) 및 로듐(Rh)으로 이루어진 일군중 선택된 어느 하나를 사용하여 형성할 수 있으나 백금층으로 형성하는 것이 바람직하다.The first conductive layer pattern is used as a lower electrode of the capacitor and may be formed using any one selected from the group consisting of platinum (Pt), iridium (Ir), ruthenium (Ru), and rhodium (Rh) .
상기 강유전막은 BST, PTO(PbTiO3), PZTO(PbZrxTiL-xTiO3) 및 PLZTO(PbxLaL-xZrYTiL-YO3)로 이루어진 일군중 선택된 어느 하나를 사용하여 형성한다.The ferroelectric film is formed using any one selected from the group consisting of BST, PTO (PbTiO 3 ), PZTO (PbZr x Ti Lx TiO 3 ), and PLZTO (Pb x La Lx Zr Y Ti LY O 3 ).
상기 제2 도전층은 상부전극으로 사용되며 백금, 이리듐, 루테늄, 로듐, 산화이리듐(IrO2) 및 산화로듐(RhO2)으로 이루어진 일군중 선택된 어느 하나를 사용하여 형성할 수 있으나 백금을 사용하여 형성하는 것이 바람직하다.The second conductive layer is used as an upper electrode and may be formed using any one selected from the group consisting of platinum, iridium, ruthenium, rhodium, iridium oxide (IrO 2 ), and rhodium oxide (RhO 2 ) .
본 발명은 장벽층으로 내 산화특성이 우수하고 실리콘과의 반응성이 매우 낮은 코발트(Co)를 사용하여 장벽층을 형성한다. 따라서 산소와의 반응에 의한 박막의 리프팅(lifting)을 방지할 수 있고 도전성 플러그의 계면에서도 반응에 의한 부작용이 발생하지 않는등 커패시터의 제조공정에서의 공정의 안정성 확보와 함계 공정마진을 넓게할 수 있다. 특히, 유전막을 형성하는 공정에서의 유전막으로부터 산소의 외부확산에 의한 유전막의 특성열화를 방지할 수 있는 것이 무엇보다 큰 잇점이 된다. 또한, 전극을 구성하는 물질의 선택 폭이 넓어진다.In the present invention, a barrier layer is formed using cobalt (Co), which has excellent oxidation resistance as a barrier layer and has a very low reactivity with silicon. Therefore, it is possible to prevent lifting of the thin film due to reaction with oxygen and to prevent the occurrence of side effects due to the reaction at the interface of the conductive plug, thereby securing the stability of the process in the process of manufacturing the capacitor, have. Particularly, it is a great advantage that the characteristic deterioration of the dielectric film due to the external diffusion of oxygen from the dielectric film in the process of forming the dielectric film can be prevented. Further, the selection range of the material constituting the electrode is widened.
이하, 본 발명에 의한 반도체장치의 커패시터 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, a method of manufacturing a capacitor of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
아래의 도면설명에서 인용되는 참조번호가 종래 기술의 설명에서 인용한 참조번호와 동일한 경우에는 그 참조번호가 가리키는 부재는 종래의 부재와 동일한 것을 나타낸다.In the following description of the drawings, the same reference numerals as those used in the description of the prior art are used.
도 6 내지 도 11은 발명의 일 실시예에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.6 to 11 are views showing steps of a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.
도 6은 콘택홀을 형성할 영역을 한정하는 단계이다. 구체적으로, 다수의 패턴이 형성된 반도체기판(도시하지않음) 전면에 층간절연막(10)과 절연막(12)을 순차적으로 형성한다. 상기 절연막(12)은 상기 층간절연막과 이후 형성될 장벽층이 접촉되어 반응하는 것을 방지하기 위한 수단으로서 형성한다. 계속해서 상기 절연막(12)의 전면에 포토레지스트막을 도포한 다음 상기 절연막(12)의 일부 영역을 한정하는 마스크를 사용하여 상기 포토레지스트막의 전면을 노광한다. 이어서 마스크를 제거하고 현상공정을 거치면, 상기 절연막(12)의 일부 영역을 노출시키는 포토레지스트 패턴(14)이 형성된다.6 is a step for defining a region for forming a contact hole. Specifically, an interlayer insulating film 10 and an insulating film 12 are sequentially formed on the entire surface of a semiconductor substrate (not shown) on which a plurality of patterns are formed. The insulating layer 12 is formed as a means for preventing the interlayer insulating layer and the barrier layer to be formed thereafter from contacting and reacting. Subsequently, a photoresist film is coated on the entire surface of the insulating film 12, and then the entire surface of the photoresist film is exposed using a mask defining a part of the insulating film 12. Subsequently, when the mask is removed and subjected to a developing process, a photoresist pattern 14 is formed to expose a part of the insulating film 12.
도 7은 도전층(18)을 형성하는 단계이다. 구체적으로, 상기 포토레지스트 패턴(도 6의 14)이 형성된 상기 절연막(도 6의 12) 전면을 상기 반도체기판의 계면을 종말점으로 하여 이방성식각한다. 이 결과 상기 절연막(도 6의 12)과 층간절연막(도 6의 10)에서 상기 포토레지스트 패턴(도 6의 14)에 의해 한정된 부분이 제거되어 콘택홀(16)을 포함하는 절연막 패턴(12a)과 층간절연막 패턴(10Å)이 형성된다. 상기 콘택홀(16)은 반도체기판의 지정된 활성영역의 일부를 노출시킬 수도 있지만, 반도체기판의 활성영역의 일부에 연결된 패드 도전층의 계면을 노출시킬 수도 있다. 이 경우 상기 콘택홀(16)은 비어 홀이 된다. 계속해서 상기 콘택홀(16)을 채우는 도전층(18)을 상기 절연막 패턴(12a)의 전면에 형성한다. 상기 도전층(18)은 인 시츄(in-situ) 도핑된 폴리실리콘층으로 형성한다.Fig. 7 is a step of forming the conductive layer 18. Fig. Specifically, the entire surface of the insulating film (12 in FIG. 6) on which the photoresist pattern (14 in FIG. 6) is formed is subjected to anisotropic etching with the interface of the semiconductor substrate as an end point. As a result, the portion defined by the photoresist pattern (14 in Fig. 6) is removed from the insulating film (12 in Fig. 6) and the interlayer insulating film (10 in Fig. 6) to form the insulating film pattern 12a including the contact hole 16. [ And an interlayer insulating film pattern (10 angstroms) are formed. The contact hole 16 may expose a part of the specified active region of the semiconductor substrate but may expose the interface of the pad conductive layer connected to a part of the active region of the semiconductor substrate. In this case, the contact hole 16 becomes a via hole. Subsequently, a conductive layer 18 filling the contact hole 16 is formed on the entire surface of the insulating film pattern 12a. The conductive layer 18 is formed of an in-situ doped polysilicon layer.
도 8은 도전성 플러그(18a)를 형성하는 단계이다. 구체적으로, 상기 도전층(도 7의 18)의 전면을 상기 절연막 패턴(12a)의 계면이 노출될 때 까지 평탄화한다. 평탄화는 에치 백이나 CMP를 이용한다. 평탄화의 조건에 의해 상기 콘택홀(16)을 제외한 따른 영역에서는 상기 도전층(도 7의 18)이 완전히 제거되고 상기 콘택홀(16)에는 상기 도전층(도 7의 18)으로된 도전성 플러그(18a)가 형성된다.8 is a step of forming the conductive plug 18a. Specifically, the entire surface of the conductive layer (18 in FIG. 7) is planarized until the interface of the insulating film pattern 12a is exposed. Planarization uses etch-back or CMP. 7) of the conductive layer (18 in FIG. 7) is completely removed in the region except the contact hole 16 due to the planarization condition and the conductive plug (18 in FIG. 7) 18a are formed.
도 9는 하부전극을 형성할 영역을 한정하는 포토레지스트 패턴(24)을 형성하는 단계이다. 구체적으로, 상기 도전성플러그(18a)의 전면을 포함하는 상기 절연막 패턴(12a)의 전면에 장벽층(40)과 제1 도전층(42)을 순차적으로 형성한다. 상기 장벽층(40)은 본 발명의 핵심으로 내 산화성이 우수하고 실리콘과의 반응성이 매우 낮은 코발트(Co)를 사용하여 형성한다. 상기 코발트는 직류를 이용한 스퍼터(DC sputter)방식으로 형성한다. 상기 코발트는 비저항이 10μΩ-㎝ 정도로 종래기술에 의한 커패시터 제조방법에서 장벽층 물질로 널리 사용되는 티타늄 나이트라이드(TiN)보다 훨씬 낮아서 전도성이 우수하므로 소자 특성면에서 유리하다. 또한, 상술한 바와 같이 내 산화성이 우수하므로 따른 장벽층 형성물질의 고질적인 문제인 산화에 의한 리프팅이나 장벽층에서의 기형 결함형성에 의한 저항성 증가와 이에 따른 소자특성의 열화를 방지할 수 있다. 또한 이후 형성될 강유전막의 성장특성에 결정적인 영향을 주는 표면거칠기 문제가 거의 없다. 그리고 상기 도전성 플러그(18a)를 형성한 후 그 표면에는 얇은 자연산화막(native SiO2)이 형성되는데, 상기 코발트를 장벽층으로 사용함으로써 아무런 문제가 되지 않는다.9 is a step of forming a photoresist pattern 24 that defines a region where a lower electrode is to be formed. Specifically, a barrier layer 40 and a first conductive layer 42 are sequentially formed on the entire surface of the insulating film pattern 12a including the front surface of the conductive plug 18a. The barrier layer 40 is formed using cobalt (Co) which is excellent in oxidation resistance and low in reactivity with silicon as a core of the present invention. The cobalt is formed by DC sputtering using DC. The cobalt has a resistivity of about 10 mu OMEGA-cm which is much lower than that of titanium nitride (TiN), which is widely used as a barrier layer material in a conventional capacitor manufacturing method, and is excellent in device characteristics because of its excellent conductivity. In addition, as described above, since oxidation resistance is excellent, lifting due to oxidation, which is a solid problem of the barrier layer forming material, and increase in resistance due to formation of a defective defect in the barrier layer and deterioration of device characteristics can be prevented. Also, there is little surface roughness problem that has a decisive influence on the growth characteristics of the ferroelectric film to be formed later. After the conductive plug 18a is formed, a thin native oxide film (native SiO 2 ) is formed on the surface of the conductive plug 18a. Using the cobalt as a barrier layer is not a problem.
상기 제1 도전층(42)은 커패시터의 하부전극으로 사용되며, 백금(Pt), 이리듐(Ir), 루테늄(Ru) 및 로듐(Rh)으로 이루어진 일군중 선택된 어느 하나를 사용하여 형성할 수 있으나 바람직하게는 백금층으로 형성한다. 상기 하부전극을 백금층으로 형성하여도 상기 장벽층을 코발트층으로 형성하기 때문에 하기 유전막을 형성하는 공정에서 외부확산에 의한 산소가 백금을 투과한다고 하더라도 아무런 문제가 되지 않는다.The first conductive layer 42 is used as a lower electrode of the capacitor and may be formed using any one selected from the group consisting of platinum (Pt), iridium (Ir), ruthenium (Ru), and rhodium (Rh) Preferably a platinum layer. Even if the lower electrode is formed of a platinum layer, the barrier layer is formed of a cobalt layer. Therefore, even if oxygen due to external diffusion penetrates platinum in the process of forming the following dielectric film, there is no problem.
계속해서 상기 제1 도전층(42)의 전면에 포토레지스트막을 도포한다. 이어서 상기 포토레지스트막을 패턴닝하여 상기 도전성플러그(18a)를 포함하는 하부전극을 형성할 영역을 한정하는 형태의 포토레지스트 패턴(24)을 형성한다.Subsequently, a photoresist film is coated on the entire surface of the first conductive layer 42. Then, the photoresist film is patterned to form a photoresist pattern 24 that defines a region for forming the lower electrode including the conductive plug 18a.
도 10은 커패시터의 하부전극을 형성하는 단계이다. 구체적으로, 도9에서 상기 포토레지스트 패턴(24)을 식각마스크로 사용하여 상기 제1 도전층(42)의 전면을 상기 절연막 패턴(12a)의 계면이 나타날 때 까지 이방성식각한다. 그리고 상기 포토레지스트 패턴(24)을 제거한다. 이 결과 도 10에 도시한 바와 같이 상기 도전성플러그(18a)를 포함하는 상기 절연막의 일부영역 상에는 장벽층 패턴(40Å)과 함께 제1 도전층 패턴(42a)이 형성된다.10 is a step of forming a lower electrode of a capacitor. Specifically, in FIG. 9, the entire surface of the first conductive layer 42 is anisotropically etched using the photoresist pattern 24 as an etching mask until the interface of the insulating film pattern 12a appears. Then, the photoresist pattern 24 is removed. 10, a first conductive layer pattern 42a is formed with a barrier layer pattern (40 angstroms) on a part of the insulating film including the conductive plug 18a.
상기 제1 도전층 패턴(42a)은 커패시터의 하부전극으로 사용된다.The first conductive layer pattern 42a is used as a lower electrode of the capacitor.
도 11은 상부전극을 형성하는 단계이다. 구체적으로, 상기 제1 도전층 패턴(42a)과 장벽층 패턴(40Å)이 형성된 상기 절연막 패턴(12a) 전면에 유전막(26)과 제2 도전층(28)을 순차적으로 형성한다. 상기 유전막(26)은 강유전막으로서 BST, PTO(PbTiO3), PZTO (PbZrxTiL-xO3) 및 PLZTO(PbxLaL-xZrYTiL-YO3)로 이루어진 일군중 선택된 어느 하나를 사용하여 형성한다. 상기 제2 도전층(28)은 상부전극으로 사용되며, 백금, 이리듐, 루테늄, 로듐, 산화이리듐(IrO2) 및 산화로듐(RhO2)으로 이루어진 일군 중 선택된 어느 하나를 사용하여 형성할 수 있으나, 백금을 사용하여 형성하는 것이 바람직하다.11 is a step of forming the upper electrode. Specifically, a dielectric layer 26 and a second conductive layer 28 are sequentially formed on the entire surface of the insulating layer pattern 12a on which the first conductive layer pattern 42a and the barrier layer pattern 40 are formed. The dielectric layer 26 may be formed using any one selected from the group consisting of BST, PTO (PbTiO 3 ), PZTO (PbZr x Ti Lx O 3 ) and PLZTO (Pb x La Lx Zr Y Ti LY O 3 ) . The second conductive layer 28 is used as an upper electrode and may be formed using any one selected from the group consisting of platinum, iridium, ruthenium, rhodium, iridium oxide (IrO 2 ), and rhodium oxide (RhO 2 ) , And platinum.
계속해서 상기 제2 도전층(28)을 셀 단위로 분리하여 셀 단위의 커패시터를 완성한다.Subsequently, the second conductive layer 28 is separated in units of cells to complete a cell-unit capacitor.
이상, 상술한 바와 같이 본 발명에 의한 반도체장치의 커패시터 제조방법은 장벽층을 내 산화특성이 우수하고 실리콘과의 반응이 매우 낮은 코발트층으로 형성한다. 따라서 종래 기술에 의한 커패시터 제조방법에서 장벽층과 산소와의 반응에 의한 전극의 부분적인 리프팅(lifting)을 방지할 수 있고 전극의 표면 거칠기를 완화시켜 유전막의 결정성장을 양호하게 할 수 있다. 그리고 도전성 플러그의 계면에서 실리콘과의 반응에 의한 부작용이 발생하지 않는다. 이에 따라 커패시터의 제조공정에서의 공정의 안정성 확보와 함께 전극을 구성하는 물질의 선택 폭을 넓게 할 수 있을 뿐만 아니라 공정마진도 넓게할 수 있다. 특히, 유전막을 형성하는 공정에서의 유전막으로부터 산소의 외부확산에 의한 유전막의 특성열화를 방지할 수 있는 것이 무엇보다 큰 장점이 된다.As described above, in the method of manufacturing a capacitor of a semiconductor device according to the present invention, the barrier layer is formed of a cobalt layer having excellent oxidation resistance and a very low reaction with silicon. Therefore, in the method of manufacturing a capacitor according to the prior art, partial lifting of the electrode due to reaction of oxygen with the barrier layer can be prevented, and the surface roughness of the electrode can be relaxed, so that the crystal growth of the dielectric layer can be improved. There is no side effect due to the reaction with silicon at the interface of the conductive plug. Accordingly, it is possible to secure the stability of the process in the manufacturing process of the capacitor, and to widen the selection range of the material constituting the electrode, as well as to widen the process margin. Particularly, it is a great advantage that the characteristic deterioration of the dielectric film due to the external diffusion of oxygen from the dielectric film in the process of forming the dielectric film can be prevented.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.It is obvious that the present invention is not limited to the above embodiments and that many modifications can be made by those skilled in the art within the technical scope of the present invention.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960031073A KR980012514A (en) | 1996-07-29 | 1996-07-29 | Method for manufacturing capacitor of semiconductor device |
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| KR1019960031073A KR980012514A (en) | 1996-07-29 | 1996-07-29 | Method for manufacturing capacitor of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR980012514A true KR980012514A (en) | 1998-04-30 |
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ID=66249342
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| Application Number | Title | Priority Date | Filing Date |
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| KR1019960031073A KR980012514A (en) | 1996-07-29 | 1996-07-29 | Method for manufacturing capacitor of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR980012514A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100493008B1 (en) * | 1998-06-30 | 2006-04-21 | 삼성전자주식회사 | Semiconductor memory device having an electrode formed of conductive oxide |
| KR100833394B1 (en) * | 2002-07-05 | 2008-05-28 | 매그나칩 반도체 유한회사 | Method of forming capacitor |
| KR100917057B1 (en) * | 2002-12-26 | 2009-09-10 | 매그나칩 반도체 유한회사 | Method for forming a capacitor of a semiconductor device |
-
1996
- 1996-07-29 KR KR1019960031073A patent/KR980012514A/en not_active Application Discontinuation
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|---|---|---|---|---|
| KR100493008B1 (en) * | 1998-06-30 | 2006-04-21 | 삼성전자주식회사 | Semiconductor memory device having an electrode formed of conductive oxide |
| KR100833394B1 (en) * | 2002-07-05 | 2008-05-28 | 매그나칩 반도체 유한회사 | Method of forming capacitor |
| KR100917057B1 (en) * | 2002-12-26 | 2009-09-10 | 매그나칩 반도체 유한회사 | Method for forming a capacitor of a semiconductor device |
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