KR980012465A - Cmos 호환성 eprom 디바이스 - Google Patents

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KR980012465A
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케빈 존 오'콘너
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엘리 와이스
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Abstract

본 발명은 EPROM을 제조하기 위한 CMOS 호환성 처리 및 그로부터 생성되는 EPROM 디바이스에 관한 것이다. CMOS 처리에 사용된 클래딩층(ladding layer)은 상보적으로 도핑된 폴리실리콘 게이트층을 위한 스트랩으로서의 역할과, EPROM 배열에서 기본 또는 제어 게이트로서의 이중 역할을 한다. 그러한 처리에서 한가지 추가단계는 클래딩층을 퇴적하기 전에 EPROM측 위의 폴리실리콘 게이트를 분리하기 위해서 게이트간 유전체를 형성하는 것이다. 이러한 기술을 사용하면, 게이트 스택의 높이는 CMOS 게이트 구조의 높이보다 훨씬 크기 않으므로 IC 프로파일을 감소시킬 수 있다.

Description

CMOS 호환성 EPROM 디바이스
제1도는 기본 부동 폴리실리콘 게이트 스택형 구조와 인접한 CMOS 회로로부터의 MOS 트랜지스터의 개략도.
제2도는 본 발명에 따라 구성된 동일한 회로 소자를 도시한 제1도의 것과 유사한 개략도.제3내지 제12도는 제2도의 일반적인 스택형 게이트 구조를 제조할 때 사용된 처리 단계를 설명하는 도면.
* 도면의 주요부분에 대한 부호의 설명
101, 201 : EEPROM 디바이스 102 : CMOS 트랜지스터
10 : 기판 11, 34 : 전계(field) 산화물
15 : 제 2 폴리시리콘층 23 : 폴리실리콘 게이트
24 : 레벨간 유전층 26 : 클래딩층
27 : 측벽 공간 28 : 약하게 도핑된 소스/드레인
29 : 소스/드레인 주입물 31 : P-타입 실리콘 기판
33 : 게이트 폴리실리콘층 92 : 석판인쇄 마스크
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 전기적으로 프로그램가능한 판독 전용 메모리(EPROM) 및 그의 제조 방법에 관한 것이다. 반도체 비휘발성 판독 전용 메모리는 다양한 형태로 구현되어 왔으며, 그의 대부분은 종래의 절연된 게이트 전계 효과 트랜지스터 구조의 변형이다. 이러한 구현은 메모리 소자로서, 부동(floating) 게이트, 통상 폴리실리콘 게이트를 사용한다. 이들은 통상 전기에 의해서 프로그램되며 전기 또는 자외선에 의해서 소거 될 수 있다. 이들은 통상 전기에 의해서 프로그램되며 전기 또는 자외선에 이해서 소거될 수 있다. 전기적으로 소거할 수 있는 디바이스는 종종 EPROM, 즉 전기 소거식 프로그램가능한 판독 전용 메모리라고 부른다. 어떤 사람들은 이들 소자를 EAROM, 즉 전기 변경식 판독 정용 메모리라고도 부른다. 자외선에 의해서 소거할 수 있는 메모리 배열은 일반적으로 UV-EPROM이라고 부른다. 모든 메모리 셀이 일단 지워진 디바이스는 "플래시" 메모리 또는 "플래시" EPROM이라고 부른다. 영구적으로 프로그램된 게이트 배열 디바이스와 유사한 디바이스 군이 있는데 이것은 OTP 또는 1회 프로그램가능 디바이스라고 부른다. 이 명세서에 기재되고, 모두 이들 판독 전용 메모리에 적용할 수 있고, EPROM에 대한 이 설명의 목적을 위해서 적용된 발명은 이들 디바이스 군을 고려해야 한다. 본 발명은 모든 이들 디바이스가 공유하는 디바이스 특징에 관련되며, 즉, 기본 메모리 소자를 형성하고 디바이스에 비휘발성을 제공하는 부동 게이트 구조에 관한 것이다.
[발명이 이루고자 하는 기술적 과제]
전형적인 EPROM은 구동용 CMOS 소자, 논리회로 및 센스 회로와 함께 ,NMOM, 디바이스로 구성되어 있다. 결국, DRAM에서처럼 EPROM에 사용되는 모든 기술은 CMOS 기술이다. EPROM 디바이스 설계에서 새로운 개발은 CMOS 처리와 호환되도록 하는 것이 중요하다. 특히 본 발명에 관련된 CMOS 기술의 특성은 폴리실리콘 게이트층의 n-도핑된 영역과 P-도핑된 영역 사이의 수직 이동(lateral migration) 및 상호 확산을 방지하기 위해서 폴리실리콘 게이트 레벨층 위에 클래딩 층(cladding laye)을 사용하는 것이다. 이 클래딩 층은 때때로 상보적으로 도핑된 게이트층 사이의 계면에서 형성하는 p-n 접합을 분로(shunt)하기 때문에 "스트랩(strap)"이라고 부른다. 클래딩 층은 통상 TiN으로 이루어져 있지만, 다른 재료, 즉 내화 금속 질화물 또는 내화 금속 실리사이드를 사용해도 된다. TiN으로 스트래핑층을 사용하는 것은 문헌[“A Cobalt Salicide CMOS Process with Tin-STrapped Polysilicon Gates”, IEEE Electron Device Letters,Vol. 12, NO 6, June 1991]에서 피에스터 등이 설명하였다.
EPROM의 많은 초기 버전들은 부동 소자로서, 성장된 산화물에 의해 분리된 오버래핑 폴리실리콘 전극을 사용하였다. 이 구조는 전하 결합 장치 기술로부터 유래되었으며, 본질적으로 이중 (나란히 있는) 게이트 소자였다. 이러한 일련의 종래의 MOSFET는 다른 특징들 중에서도 더욱 손쉽게 과소거한다. 이중 게이트는 성공적이기는 하지만 상당한 칩 면적을 소모하게 되었다. VLSI 기술이 발전함에 따라, 디바이스 포장 밀도를 높이는 것을 위주로 한 스택형 게이트 구조가 출현하였다. 이러한 구조는 수직으로 적층되어 분리 산화물에 의해서 분리된 두 개의 폴리 실리콘층을 사용하였다. 이들 스택형 구조는 칩 면적을 유지하면서, 메모리 소자의 수직 스택 크기는 증가되어 수평 치수를 축소시키고 디바이스 처리가 복잡하다. 이제까지, 부동 게이트는 디바이스 프로파일(스택높이)이 실질적인 증가 또는 칩 면적의 증가를 필요로 하는 것으로 여겼다.
[발명의 구성 및 작용]
본 발명자는, 새로운 처리 접근방법으로 칩 면적을 증가시키지도 않고 종래의 n-타입 MOSFET나 p-타입 MOSFET의 것보다 게이트 스택의 높이가 실질적으로 증가하지 않은 부동 게이트 구조를 개발하였다. 그것은 종래의 스택형 폴리실리콘 게이트 구조의 변형이지만, 상부 게이트 전극으로서 종래의 클래딩층을 사용한다. 클래딩 층의 이러한 이중 역할은 제2 다층을 제거함으로써 게이트 스택의 높이를 감소시킨다. 클래딩층은 통상 n-도핑된 폴리실리콘과 p-도핑된 폴리실리콘 사이의 상호 확산을 방지하고 폴리실리콘의 시트 저항(sheet resistance)을 감소시키는 CMOS 디바이스에 존재한다. 종래의 CMOS 처리와의 호환성은 본 발명의 주요 이점이다.
[발명의 상세한 설명]
도 1을 보면, 스택형 게이트 EPROM 디바이스의 일반 소자인 기본 스택형 부동 게이트 구조를 종래의 CMOS디바이스, 이 경웨 n-채널 또는 NMOS 트랜지스터를 따라서 도시되어 있다. (이 도면에서 소자들은 실제 크기로 도시하지 않은 것을 이해할 것이다.) n-채널 트랜지스터가 도시되어 있지만, p-채널 또는 PMOS 디바이스는 나타낼 수 없음을 당 업계의 숙련자들은 이해할 것이다. 이 실시예의 메모리 디바이스는 n-채널 디바이스이기 때문에, n-채널 디바이스는 설명한다. 그것은 본 발명의 특징인 처리 호환성을 설명하며, 나중에 설명될 것이다. 도 에서, EPROM디바이스는 (101)로 나타내었고, CMOS트랜지스터는(102)로 나타내었다. 도면에서 점선으로 표시한 EPROM 또는 CMOS 배열에서 이 소자들은 일반적인 것이다. 기판은 10으로 나타내고, 전계(field) 산화물은 11로 나타내고, 게이트 유전체는 12로 나타내고, 종래의 다중 게이트 레벨은 13으로 나타내었다. 게이트 유전체의 두께는 통상 20 내지 200Å정도로 SiO2를 성장시킨다. 다중층(13 및 15)은 통상 500 내지 1000nm 정도 두께의 폴리실리콘의 CVD층이다. 폴리게이트층을 도핑하여 시트 저항을 감소시키고 편향 효과를 제거한다. 여기서, 실제는 통상 비소를 사용하여 n-채널 디바이스 위를 덮는 폴리실리콘 게이트를 도핑하여 붕소와 같은 p-타입 도핑제를 사용하여 p-채널 디바이스 위를 덮는 폴리실리콘 게이트와 n-타입 디바이스를 제공한다. 폴리실리콘 게이트층의 이러한 상보적인 도핑은 트랜지스터의 채널의 것에 게이트의 작업기능을 일치시키도록 설계되고 궁극적이 디바이스 성능에 도움이 되는 것으로 알려져 있다. 그러나, 폴리실리콘 내의 도핑제의 높은 확산 성질은 다음 처리단계, 특히 소스/드레인 주입 유도단계 및 처리 어닐링 동안 불순물의 심한 수직으로 이동의 결과를 초래한다. 통상적인 처리조건 하에서, 도핑제는 상보 도의 목적을 감소시키고 제거시키는 범위로 상호 확산할 것이다. 웨이퍼의 열처리를 감소시키는 시도와 함께 평행 확산을 피하는 것이 제안되었다. 그러나, 가장 효과적인 치유법은 상보적인 도핑 주입 단계 후에 폴리실리콘 게이트 위에 퇴적된 클래딩층을 사용하는 것이다. 클래딩층의 존재는 도핑제가 수직으로 확산되는 경향을 감소시키고, 원하는 상보적인 도핑 프로파일을 유지한다. 클래딩층은 N-채널 트랜지스터(102)위에 (16)으로 도시되어 있다. 클래딩층의 중요한 추가 이점은 그것이 게이트 다중층의 상보적으로 도핑된 영역 사이의 계면에서 형성된 p-n 접합에 분로를 만든다. 클래딩층은 통상 다중층의 두께에 견줄만한 두께를 갖는다. 종래의 스택형 EPROM 디바이스에서, 하부 다중층(13)은 캐패시터로 결합된 메모리 판을 형성하도록 분리된다. 도 1의 14로 표시한 것은 제 2 게이트 유전체 및 15로 도시된 제 2 폴리게이트를 사용하여 분리된다. 레벨간 유전체(14)는 통상 1차 게이트 유전체(12)의 두께보다 큰 두께를 가져서, 1차 또는 제어 게이트의 동작 전압보다 높은 부동 게이트를 프로그래밍할 수 있도록 되어있다. 부동 게이트는 트랜지스터 기판(채널)으로부터, 또는 위에 덮은 폴리실리콘 전극으로부터, 또는 소스 또는 드레인으로부터 캐리어를 통과시킴으로써 충전된다. 편법으로는, 그것은 채널, 소스 또는 드레인으로부터 열전자 주입에 의해서 프로그램해도 된다. 기구들은 조합하여 사용하기도 하였다. 부동 게이트로부터 전하를 방전시키거나 소거시키는 것은 통상 이러한 동일한 처리를 포함한다. EPROM을 프로그래밍하기 위한 더 최근의 기술은 본 발명자의 공계류중인 특허출원 일련번호 08/450,179(버드-오코너-핀토 사건번호 1-8-5)에 기재되고 청구되어 있다. 폴리실리콘 게이트(15)는 EPROM 디바이스(101)를 스위치하기 위해 사용된 기능성 게이트이다.티타늄 질화물 클래딩층(16)은 위에 덮은 게이트(5)로 도시되어 있다. 도 1의 구조(101) 및 (102)는 모두 표준 측벽 공간(17), 약하게 도핑된 소스/드레인(18) 및 소스/드레인 주입물(19)로 완성된다. 도 1의 검사로부터, 메모리 디바이스(101)의 게이트 스택은 CMOS 소자(102)의 게이트의 높이보다 훨씬 높다. 도 2의 구조로 되돌아가서, n-채널 CMOS 트랜지스터는 202로 도시되고 소자는 도 1의 소자(102)로 도시되어 있다.게이트 유전체는 22로 표시되어 있고, 폴리실리콘 게이트는 23으로 표시되어 있고, 26은 클래딩층으로 표시되어 있고, 측벽 공간은 27로 표시도어있고, 약하게 도핑된 소스/드레인은 28로 표시되어 있고, 소스/드레인 주입물은 29로 표시되어있다. 그러나, EPROM 디바이스(201)는 제2 폴리실리콘층(도 1의 15)을 제거하도록 본 발명에 따라 충전된다. 이 구조에서, 클래딩층(26)은 레벨간 유전층(24)위에 직접 퇴적되어 있다. 도 1과 도 2를 비교함으로써, EPROM 디바이스의 게이트 스택의 높이는 실질적으로 감소된다는 것이 판명되엇다. 사실, 그것은 비교적 얇은 레벨간 유전층(24)의 두께에 의해서 더 높아진다. 도 1과 관련하여 언급한 바와 같이, 이 층은 통상 수백 Å 두께이다. 도 2의 디바이스(201)를 형성하기 위한 처리 순서는 도 1의 디바이스(101)를 형성하는 과정보다 덜 복잡할 뿐만 아니라 디바이스(202)에 필요한 것보다 더 많지않다. 유전층(24)을 형성하는 단계는 CMOS 처리에 추가되는 후속 단계이다. 그것은 단일 추가 마스크 단계만을 필요로 하며, 정렬 간계가 없다.
도 3 내지 도 12를 참고해서, 처리 순서에 대해서 설명하려고 한다. 이 설명에서, 도 1 및 도 2의 설명 뿐만 아니라 다양한 종래의 디바이스 소자와 종래의 처리 단계는 간단히 하기 위해서 생략하였다. 예를 들면, 도 1과 도 2의 구조에서, 이들 디바이스는 통사의 퇴적된 레벨간 유전체와 다중 패턴된 금속 상호연결 레벨, 및 패시베이션층으로 완료된다는 것을 이해할 것이다. 전체 디바이스의 일부만이 발명 기여를 설명하기 위해 도시되었음을 이해할 것이다. 설명될 것에 대한 처리 순서에서처럼, 종래의 기판 제조단계, 예를들면 세정단계, CMOS 터브 형성단계, 전계 산화물 성장 단계 등은 당 업계의 기술 내에 포함되며, 이러한 과정은 더 설명할 필요가 없다. 도 2에 도시된 디바이스의 채널 영역과 특히 게이트 구조에 대해서 주로 설명한다.
도 3에서, 게이트 유전체(32)는 p-타입 실리콘 기판(31) 위에, 40 내지 60Å 두께로 성장되어있다. 게이트 폴리실리콘층(33)은 500 내지 2000A 두께로 550℃에서 CVD에 의해서 증착시킨다. 표준 전계 산화물은 34로 표시되어 있다. 도 4는 보통 치수인 도 3의 구조의 평면도이다. 도 3에 도시된 단일 디바이스 부위는 전체 집적 회로이 많은 것 중 하나이다. 본 발명의 양태를 보다 잘 이해하기 위해서, 적어도 두 개의 CMOS 디바이스를 보여준다. 41로 나타낸 디바이스는 디바이스(41)을 제공하는 폴리실리콘 게이트의 부분에 대해 화살표로 나타낸 p-도핑과 42로 나타낸n-터브를 갖는 P-채널 디바이스에 한정되는 것은 아니다. 디바이스(44)는 (45)로 도시된 P-터브를 같는 n-채널 디바이스와, n-채널 디바이스의 게이트를 형성하는 폴리실리콘 레벨의 부분의 n-도핑이다. EPROM의 부동 게이트를 점차적으로 형성하는 디바이스(도 4에 도시되지 않음)의 EPROM 영역 안에 있는 제1 다중 레벨은 위와 같은 n-타입 주입물로 이 점에서 도핑한다. (p-타입 배열의 경우, p-타입 주입물이 사용된다).
도핑된 영역들 사이에 형성된 p-n 접합은 47로 표시하였다. 이 접합을 분로를 만드는 클래딩층은 통상 본 발명에 따른 이 점에서 증착되고, 거기에 개입되는 단계는 이제부터 설명할 것이다.
도 5를 보면, 본 발명의 기본인 처리의 시작이 도시되어 있다. 첫 번째 단는 부동 게이트 위에 선택적으로 도 2의 레벨간 유전층(24)을 형성하는 것이다. 두가지 접근 방법이 사용될 수 있다. 유전체를 성장시키거나, 덮어 증착시킨 다음, 그 유전체를 전체 CMOS 영역으로부터 제거하면서 게이트간 유전체를 형성하도록 패터닝시킨다. 유전체는 바람직하게는 SiO2이지만 다른 유전체 재료를 선택할 수도 있다. SiO2를 사용하면 제1 다중층 위에 그 층이 성장할 수 있다. 별법으로는, 게이트간 유전체를 형성하기 전에 부동 게이트를 패터닝시킬수도 있다. 후자를 선택할 경우는, 석판인쇄 마스크(51)를 사용하여 게이트 다중층(33)을 에칭시키는 도 5에 설명되어 있다. 에칭 방법은 당 업게에 공지된 여러 가지 방법 중의 어느것이나 사용해도 된다. 패턴 크기를 보존하기 위해서는 이방성 플라즈마 에칭이 바람직하다.
부동 게이트를 정한 후, 마스크(51)를 스트리핑하고 게이트간 유전체(62)를 성장시키고/거나 도 6에 도시된 것처럼 증착시킨다. 집적 산화물을 형성하기 전에 부동 게이트를 패터닝시킬 경우 유리한 점은, 집적 산화물의 증착 또는 성장 동안 효과적으로 덮힐 수 있다. 집적 산화물의 적어도 일부는 우수한 측벽 범위를 보장하도록 성장되는 것이 바람직하다. 열 성장과 TEOS의 조합은 효과적으로 사용될 수 있다. 비교적 두꺼운 TEOS 층을 증착시키는 기술과, 공지된 플라즈마 평탄화 기술에 관한 평탄화기술은 인접한 부동 게이트들 사이의 계곡의 적어도 일부를 채우므로 나중 처리 단계의 구조를 평탄화하는 이점을 갖는다. 도 6에서,부동 게이트 측벽과 부동 게이트를 덮는 성장된 산화물층은(62)로 로 도시되어있고 평탄화 TEOS층은 (63)으로 도시되어 있다. 게이트간 유전체를 위한 고품질 산화물 표면을 유지하는 것이 바람직하다. 성장된 산화물은 비교적 결함이 없고, 이미 언급한 것처럼 바람직하다.
비교적 깨끗이 성장된 산화물층을 이탈하면서 부동 게이트를 사이를 연속으로 덮는 평탄화층을 퇴적하기 위한 기술은 A. T 미첼 등의 [“초고밀도 EPROM을 위한 신규한 자기정렬된 평면 배열 셀”, IDEM Tech. Dig.548-551 페이지, 1987]에 설명되어 있다.
도 7에 도시된 다음 단계는 CMOS 디바이스로부터 게이트간 유전체를 제거하는 것이다. 석판인쇄 마스크(71)는 EPROM 배열 위에 선택적으로 적용되고, 노출된 산화물(62)은 예를들면 플라즈마 스트립에 의해 제거된다. 산화물층은 비교적 얇고, 다라서, 실질적으로 아래를 잘라내는 위험성 없이 습식 에칭시켜서 제거시킬 수도 있다. 다음, 석판인쇄 마스크(71)를 스트리핑 시키고, 노출된 원래 산화물 또는 기타 게이트간 유전체를 세정하여, 그 디바이스의 EPROM측 위의 계면의 품질을 유지하도록 되어있다. 다음에, 도 8에 나타낸 전체 구조 위에 클래딩층(81)을 증착시킨다. 클래딩층은 바람직하기로는 TiN이고, 예를 들면 TiN 음극으로부터 스퍼터링시키는 공지된 기술에 의해서 증착시킬 수도 있다. 그 층은 100 내지 1000nm 두께 정도일 수 있다. CMOS 영역에서, 종래의 CMOS 처리에서 처럼 게이트 폴리실리콘에 클래딩층을 접착한다. EPROM측 위에, 부동 게이트 위를 넘어서, 게이트간 유전체에 접착되어, EPROM을 위한 제어 게이트를 형성한다. 별법으로는, 다양한 내화 금속, 금속 합금 및 금속 화합물, 예를 들면 실리사이드로부터 클래딩층이 선택될 수 있다. 그러한 재료의 예로서, 텅스텐, 탄탈, 티타늄, 클롬, 탄탈 질화물, 코발트 실리사이드, 탄탈 실리사이드, 티타늄 실리사이드가 있다. 실리사이드 기술은 또한, 폴리실리콘 CMOS게이트가 실리사이드화되는 동안 EPROM 게이트간 유전체 위의 클래딩층이 유지된다는 점에서 유용한 것으로 알려져 있다. 다음에, 도 8에 도시된 구조는 도 9에 도시된 석판인쇄 마스크(92)로 마스킹된다. EPROM 배열의 몇가지 부동 게이트가 도시된 도 10에는, 도 9에 도시된 섹션 10-10인 x-z 차원을 통해서 본 그림이 나타나 있다. 그 구조 대신에 마스크(92)를 사용하여, 도 11에 도시된 최종 게이트 스택 구성을 만들기 위해 에칭시킨다. 이러한 에칭은 통상 최종 게이트 치수를 한정하고 상대적으로 역할을 한다. 결과적으로 마스크(92)는 단단한 산화물 마스크인 것이 바람직하다. EPROM측과 CMOS측 사이의 스택 높이 차이는 수백 Å 이하밖에 되지 않기 때문에, 양쪽 게이트 스택은 동시에 에칭될 수 있다. 클래딩층은 종료점 검출이 CMOS 영역에서 명료하다고 나타날 때까지 에칭시킨다. 간단한 시간 선택적 산화물 에칭은 EPROM 측에 대한 게이트간 유전체를 지울 것이다. 그 다음에, 한 레벨의 표준 폴리실리콘 에칭은 도 12에 도시된 구조를 생성하기 위해 사용된다. 선택적인 단계인 마스크(92)의 제거는 도 12에 도시된 게이트 스택형 구조를 생성한다. 상대적인 스택 높이는 도 2에 도시된 것으로 밝혀졌다.
도 11과 도 12의 게이트 스택 구조는 위에 아무것도 없는 실리콘 기판으로 소스/드레인 주입을 위해 그 기판을 통해서 에칭된 마스킹되지 않은 층을 보여준다. 또는, 게이트 산화물이 남아있을 수 있으며, 게이트 산화물 층을 통해서 만들어진 소스/드레인 주입을 할 수 있다.
도 2이 구조에 도달하기 위해 필요한 나머지 단계는, 즉 주입물 마스크, 산화물 증착, 접촉물 형성 및 금속화로서 공간을 사용한 소스/드레인 주입물, LLD 주입물, 측벽 공간은 표준 작업이기 때문에 특정해서 설명할 필요가 없다.
도면으로부터 증명되지는 않았지만, CMOS 디바이스의 폴게이트의 두께는 그들이 동일한 층으로부터 유래되기 때문에 EPROM 디바이스 배경에 있는 부동 게이트의 두께와 동일한 것이다, 두 게이트 스택의 클래딩층 두께는 그들이 동일한 층으로부터 유래되기 때문에 동일할 것이다. 상기 처리 순서가 집적회로를 제조할 때 사용되었더라도 이들 디바이스 특성은 쉽게 나타날 것이다. 당 업계의 숙련자들은 본 발명의 범위내에서 다양한 추가 수정할 수 있다는 것을 이해할 것이다.

Claims (18)

  1. EPROM 디바이스의 배열과, CMOS 디바이스의 배열, 및 게이트간 유전층 위에 덮은 제어 게이트층을 포함하는 MOS 직접 회로에 있어서, 상기 CMOS 디바이스는 소스, 드레인 및 제어 게이트를 갖고, 상기 EPROM 디바이스는 소스, 드레인, 제어 게이트 및 부동 게이트를 가지며, 상기 CMOS 디바이스의 게이트는 폴리실리콘 게이트층과, 그 폴리실리콘 게이트층 위에 덮은 클래딩층을 포함하고, 상기 EPROM 디바이스는 폴리실리콘 부동 게이트층과 폴리실리콘 부동 게이트를 덮는 게이트간 유전층을 포함하는 MOS 집적 회로로서, 상기 EPROM 디바이스의 제어 게이트층과 CMOS 디바이스의 클래딩층은 동일한 재료이고, 동일한 퇴적층을 패터닝함으로써 만들어지는 것을 특징으로 하는 MOS 집적 회로.
  2. 제1항에 있어서, 상기 게이트간 유전층은 SiO2인 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서, 상기 클래딩층은 TiN, TaN, TiSi, CoSi, WSi, W, Ti 및 Ta로 이루어진 그룹으로부터 선택된 것을 특징으로 하는 집적 회로.
  4. 제3항에 있어서, 상기 클래딩층은 TiN인 것을 특징으로 하는 집적 회로.
  5. 제3항에 있어서, CMOS 게이트와 EPROM 부동 게이트의 측벽 공간, 및 이 두 게이트에 인접하여 약하게 도핑된 소스/드레인을 더 포함하는 것을 특징으로 하는 집적 회로.
  6. 제5항에 있어서, CMOS 디바이스 배열의 폴리실리콘 게이트와 EPROM 디바이스의 폴리실리콘 부동 게이트는 동이하게 퇴적된 층으로부터 유래되는 것을 특징으로 하는 집적 회로.
  7. 제6항에 있어서, CMOS 배열의 　　리실리콘 게이트의 두께는 EPROM 배열에 있는 폴리실리콘 게이트의 두께와 동일하고, 상기 게이트는 동일한 폴리실리콘 층으로부터 유래되는 것을 특징으로 하는 집적 회로.
  8. 제3항에 있어서, CMOS 디바이스 상의 클래딩층의 두께는 EPROM 디바이스 상의 클래딩층의 두께와 동일하고, 상기 두 클래딩층은 동일한 퇴적층으로부터 유래된 것을 특징으로 하는 집적 회로.
  9. 제3항에 있어서, CMOS 디바이스의 제어 게이트와 EPROM 디바이스의 부동 게이트는 산화물 게이트 유전체 위를 덮는 두가지 폴리실리콘이고, 상기 산화물 게이트 유전체는 EPROM 디바이스의 상기 게이트간 유전체보다 더 얇은 것을 특징으로 하는 집적 회로.
  10. 제1항에 있어서, CMOS 디바이스의 폴리실리콘 게이트층은 p-타입 불순물을 주입한 제 1 영역과 n-타입 불순물을 주입한 제 2 영역을 갖는 것을 특징으로 하는 집적 회로.
  11. 집적 회로의 제조 방법에 있어서, a. 실리콘 기판 위에 게이트 유전층을 성장시키는 단계와, b. 상기 게이트 유전층 위에 폴리실리콘층을 퇴적하는 단계와, c. p-타입 불순물로 폴리실리콘층의 제1영역을 도핑하는 단계와, d. n-타입 불순물로 폴리실리콘층의 제2영역을 도핑하는 단계와, e. 제1 및 제2폴리실리콘 영역, 및 노출된 폴리실리콘층의 제3영역의 폴리실리콘층 이탈부의 제3영역의 부분을 마스킹(masking)하는 단계와, f. 제3영역의 노풀부를 제거하여 다수의 제1폴리실리콘 게이트 구조를 형성하는 단계와, g. 상기 제 1 폴리실리콘 게이트 구조 위에 게이트간 유전층을 선택적으로 형성하는 단계와, h. 제1 및 제2폴리실리콘 영역 위와 상기 게이트간 유전층 위에 클래딩 층을 퇴적하는 단계와, i, 상기 제1 및 제2영역을 패터닝하여 다수의 제2게이트 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  12. 제11항에 있어서, 게이트간 유전층은 SiO2인 것을 특징으로 하는 제조 방법.
  13. 제12항에 있어서, SiO2의 적어도 일부는 폴리실리콘 부동 게이트로부터 성장되는 것을 특징으로 하는 제조 방법.
  14. 제13항에 있어서, 상기 클래딩 층을 퇴적하기 전에 제1게이트 구조들 사이의 평탄화 산화물을 퇴적하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  15. 제11항에 있어서, 클래딩층은 TiN, TaN, TiSi, CoSi, WSi, W, Ti 및 Ta로이루어진 그룹으로부터 선택된 것을 특징으로 하는 제조 방법.
  16. 제15항에 있어서, 상기 틀래딩층은 TiN인 것을 특징으로 하는 제조 방법.
  17. 제15항에 있어서, 클래딩층의 두께는 100 내지 300nm범위인 것을 특징으로 하는 제조 방법.
  18. 제11항에 있어서, 제1 및 제2게이트 구조의 측벽 위에 공간을 형성하는 단계, 및 마스크로서 상기 공간을 사용한 기판으로 불순물을 주입하는 단계를 더 포하하는 것을 특징으로 하는 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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