KR980012178A - Wafer burn-in control circuit - Google Patents
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Abstract
본 발명은 모든 워드 라인이 인에이블 되면서 Vpp전원이 과다하게 사용되는 것을 효과적으로 제어하여 과다한 전원소모를 보충해 주기 위한 별도의 외부 Vpp전원이 필요치 않은 장치에 관한 것으로, 웨이퍼 번 인 시에 PWRUP 신호가 로우(Low) 레벨로 모든 워드 라인 인에이블 될 때, Vpp제네레이터(200)를 제어하여 초기 Vpp레벨인 Vcc-Vt레벨로 모든 워드 라인을 충전한다. 이때 모든 워드 라인이 Vcc-Vt레벨로 충전될때까지는 Vpp제네레이터(200)를 동작시키지 않다가 모든 워드 라인이 Vcc-Vt레벨로 충전되면 Vpp제네레이터(200)의 파워업 신호 제어 회로(210)의 제어 신호를 통해 Vpp레귤레이터(150)와 Vpp오실레이터(160), Vpp펌프 회로(170) 등을 동작시켜 Vpp전압을 생성하여 워드라인을 Vpp레벨로 충전함으로써, 모든 워드 라인이 인에이블되면서 Vpp전원이 과다하게 사용되는 것을 효과적으로 제어하여 칩이 안정된 동작으로 하도록 하였으며, 과다한 전원 소모를 보충해 주기 위한 별도의 외부 VPP 전원이 필요치 않도록 하는 효과가 제공된다.The present invention relates to all of the word lines is a while the enable V pp power is that a separate external V pp supply intended to replenish the excess power consumption by efficiently control that the excessive use of required equipment, PWRUP upon the wafer once When the signal is enabled for all word lines at a low level, the V pp generator 200 is controlled to charge all word lines to the initial V pp level, V cc -V t level. The power-up control signal of all the word line is not to use V pp generator 200 until when filled with a V cc -V t level when all word lines are charged to V cc -V t level V pp generator 200 by generating the V pp voltage operates like V pp regulator 150 and the V pp oscillator (160), V pp pump circuit 170 via the control signal circuit 210 charging the word line to the V pp level, All word lines are enabled to effectively control overuse of the V pp power supply to ensure stable operation of the chip and to avoid the need for a separate external VPP power supply to compensate for excessive power consumption.
Description
제1도는 종래기술의 구성을 나타낸 블록도.FIG. 1 is a block diagram showing a configuration of a conventional technique; FIG.
제2도는 본 발명의 구성을 나타낸 블록도.FIG. 2 is a block diagram showing the configuration of the present invention. FIG.
제3도는 본 발명의 파워업 신호제어 회로의 실시예를 나타낸 회로도.Fig. 3 is a circuit diagram showing an embodiment of the power-up signal control circuit of the present invention; Fig.
제4도는 본 발명의 동작을 나타낸 타임 챠트.FIG. 4 is a time chart showing the operation of the present invention. FIG.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
110:WBI-PAD 120:X-프리디코더110: WBI-PAD 120: X-pre decoder
130:로우 클록 140:로우 디코더130: Low clock 140: Low decoder
150:Vpp레귤레이터 160:Vpp오실레이터150: V pp regulator 160: V pp oscillator
170:Vpp펌프회로 200:Vpp제네레이터170: V pp pump circuit 200: V pp generator
210:Vpp신호제어회로210: V pp signal control circuit
본 발명은 웨이퍼(wafer) 번 인(burn in) 제어회로에 관한 것으로, 모든 워드 라인이 인에이블 되면서 Vpp전원이 과다하게 사용되는 것을 효과적으로 제어하면서 과다한 전원 소모를 보충해 주기 위한 별도의 외부 Vpp전원이 필요치 않은 장치에 관한 것이다.The present invention relates to a wafer burn in control circuit that effectively controls the overuse of the V pp power supply while all word lines are enabled and provides a separate external V pp power source is not required.
일반적으로 집적 회로 제조 공정 가운데 완성된 칩의 패키지(package)작업을 완료한 후, 칩의 불량 여부를 검색하기 위하여 표준 번 인(Normal Burn In)을 실시한다. 또한 상기와 같은 표준 번 인의 실시에 소요되는 시간을 단축하기 위하여 칩의 패키지 작업을 실시하기 전의 웨이퍼 상태에서 표준 번 인과 같은 효과를 내도록 하기 위해 짧은 시간 동안 웨이퍼의 모든 워드 라인을 턴 온 시켜 연속 통전함으로써 웨이퍼의 불량 셀(weak cell)을 검색하는 웨이퍼 번 인을 실시한다. 상기한 웨이퍼 번 인을 실시하기 위한 종래의 Vpp펌프회로의 구성을 첨부한 도면의 제1도를 참조하여 설명하면 다음과 같다.Generally, after completing the package of the completed chip in the integrated circuit manufacturing process, a normal burn in is performed to detect whether or not the chip is defective. In order to shorten the time required to perform the standard burn-in, all the word lines of the wafer are turned on for a short period of time in order to achieve the same effect as the standard burn-in in the state of the wafer before the package operation of the chip, Thereby performing wafer burn-in to search for a weak cell of the wafer. The construction of the conventional V pp pump circuit for performing wafer burn-in will be described with reference to FIG. 1 of the accompanying drawings.
첨부한 도면의 제 1도는 본 발명의 구성을 나타낸 블록도이다. 제1도에 도시한 바와같이, 웨이퍼 번 인 패드의 출력 단자는 저항(R1)을 거쳐 소스 전압 고급 단자(Vss)에 접속되고, 저항(R2)을 거쳐 직렬 접속된 두 개의 인버터(I1, I2)를 통하여 X-프리디코더(120)와 로우 클록(130) 및 파워업 신호 제어 회로(210)에 각각 입력되며, 상기 X-프리디코더(120)의 출력은 다수 개의 로우 디코더(140)에 각각 입력되고, 로우 클록(130)의 출력은 대기상태로 두게 되며, 파워업 신호 제어 회로(210)에 입력된 파워업 신호(PWRUP)는 파워업 지연 신호(PWRUPD)로서 출력되어 Vpp 레귤레이터(150)에 입력되고, Vpp레귤레이터(150)의 출력은 Vpp오실레이터(160)에 입력되며, 상기 Vpp오실레이터(160)의 출력은 Vpp펌프회로(170)에 입력되고, 상기 Vpp펌프회로(170)는 공급 전압 Vpp를 출력하도록 구성된다.FIG. 1 of the accompanying drawings is a block diagram showing a configuration of the present invention. As shown in FIG. 1, the output terminal of the wafer-numbered pad is connected to the source voltage advanced terminal V ss via a resistor R 1, and two inverters I 1, Pre-decoder 120, the low clock 130 and the power-up signal control circuit 210 via the I / O converter I2, and the output of the X-pre decoder 120 is supplied to a plurality of row decoders 140 Up signal PWRUP input to the power-up signal control circuit 210 is output as the power-up delay signal PWRUPD to be supplied to the Vpp regulator 150 ) is input to, V pp output of regulator 150 is input to the V pp oscillator 160, the output of the V pp oscillator 160 is input to the V pp pump circuit 170, the V pp pump circuit (170) is configured to output the supply voltage V pp .
이와 같이 구성된 종래의 Vpp펌프 회로 제어 장치의 동작은, 웨이퍼 번인 패드(wafer Burn In Pad, 110)에 VCC와 같은 전원이 인가되면, 입력되는 로우 어드레스(row address, RA)를 디코딩하여 출력된 데이터에 따라 임의의 워드 라인을 선택하는 X-프리디코더(X-preducoder, 120)와 로우 클록(Row Clac, 130)에 상기 웨이퍼 번 인 패드(110)의 출력 신호(WBI-PAD)가 각각 입력되며, 이때 로우 애드레스의 입력 및 래치의 타이밍을 제어하기 위해 외부에서 입력되는 /RAS(Row Address Strobe)신호의 상태에 관계없이 웨이퍼 번 인 신호(WBI-PAD)를 통하여 로우 클록(130)을 대기 상태로 두면, /RAS 신호에 의해 입력되는 로우 어드레스(RA)도 입력되지 않는다. 또한 웨이퍼 번인 신호(WBI-PAD)가 X-프리디코더(120)회로에 입력되어 X-프리디코더(120)의 출력인 PXi 신호들을 모두 턴 온 시키게 되면, PXi 신호들에 의해 선택적으로 인에이블 되는 로우 디코더(140)가 상기 PXi 신호의 턴 온에 따라 모두 동작하게 되어 WLO-WLn의 모든 워드 라인을 Vpp레벨로 인에이블 시키게 된다.The operation of the conventional V pp pump circuit control apparatus configured as above is such that when a power source such as VCC is applied to a wafer burn-in pad 110, an input row address (RA) is decoded and output An output signal WBI-PAD of the wafer number pad 110 is input to an X-pre-decoder 120 and a row clock 130, which select an arbitrary word line according to data, At this time, in order to control the timing of the input and latch of the row address, regardless of the state of a / RAS (Row Address Strobe) signal input from the outside, the low clock 130 is supplied through the wafer number input signal WBI- If left in the standby state, the row address RA input by the / RAS signal is also not input. In addition, when the wafer burn-in signal WBI-PAD is input to the X-pre-decoder 120 circuit to turn on all the PXi signals that are the outputs of the X-pre-decoder 120, they are selectively enabled by the PXi signals the row decoder 140 is made to operate in accordance with both the turn-on of the PXi signal thereby to enable all word lines WLO-WLn V pp level.
그러나 상기와 같은 종래의 웨이퍼 번 인 과정에서 워드 라인이 모두 턴 온 되면서 순간적으로 많은 양의 Vpp전원을 사용하게 되어, 과대한 입력 전압에 의해 칩의 기생 사이리스터나 기생 트렌지스터가 도통하여 전원 단자간에 대전류가 흘러서 정상적인 회로 동작이 이루어지지 않고 극단적인 경우 칩이 파괴되기도 하는 래치 업(latch up) 상태에 빠지거나, 또한 공급 전압 Vpp레벨이 낮아짐에 따라 이를 보상해 주기 위해 외부에서 별도의 Vpp전원을 공급해야 하는 등의 문제가 발생하였다. 따라서 본 발명은 상기한 기술의 문제점을 해결하기 위해 안출된 것으로, 모든 워드 라인이 인에이블 되면서 Vpp전원이 과다하게 사용되는 것을 효과적으로 제어하여 과다한 전원 소모를 보충해 주기 위한 별도의 외부 Vpp전원이 필요치 않도록 하는데 그 목적이 있다.However, in the conventional wafer burn-in process, all the word lines are turned on and a large amount of V pp power is instantaneously used. As a result, parasitic thyristor or parasitic transistor of the chip becomes conductive by an excessive input voltage, In order to compensate as the supply voltage V pp level is lowered, or in order to compensate for a latch-up state in which the chip is broken even in the extreme case without a normal circuit operation due to a large current flow, a separate V pp The power supply must be supplied. Therefore, The present invention has been made to solve the problems of the above-described technique, while all of the word lines is enabled V pp power supplements the excessive power consumption and excessive effectively control that the use period a separate external V pp supply for So that it is not necessary.
상기한 목적을 달성하기 위한 본 발명의 구체적인 수단은, 웨이퍼를 이루는 각각의 칩에 형성되어 있는 전극으로서, 외부와의 배선을 통하여 칩에 Vcc등의 전기적 신호를 인가할 수 있도록 하는 웨이퍼 번 인 패드와, 입력되는 로우 어드레스를 디코딩하여, 그 결과에 따라 소정의 워드 라인을 선택하는 X-프리디코더와, 각각의 칩에 형성된 회로의 시작을 알려주는 로우 클록과, 상기의 X-프리디코더의 출력 신호에 따라 선택적으로 인에이블 되는 로우 디코더와, 파워업 신호를 제어하여 파워업 지연신호를 생성하는 파워업 신호 제어 회로와, 부하량에 관계없이 일정한 Vpp전압의 출력을 유지하도록 하는 Vpp레귤레이터(Regulater)와, 상기 Vpp레귤레이터의 출력을 발진하도록 하는 Vpp 오실레이터(Oscillator)와, 상기 Vpp 오실레이터의 출력을 펌핑하도록 하는 Vpp펌프회로를 구비하여 달성된다.In order to achieve the above object, a specific means of the present invention is an electrode formed on each chip constituting a wafer. The electrode is a wafer having a number of wafers, such as V cc , Pre-decoder for decoding a row address to be input and selecting a predetermined word line according to a result of the decoding, a row clock for indicating the start of a circuit formed in each chip, Up signal control circuit for controlling the power-up signal to generate a power-up delay signal, and a Vpp regulator for maintaining the output of a constant Vpp voltage regardless of the amount of load, and (Regulater), and Vpp oscillator (oscillator) for oscillation to the output of the V pp regulator, and to pump the output of the Vpp oscillator It is achieved by having a V pp pump circuit.
이하 본 발명의 바람직한 실시예를 첨부한 도면의 제2도 내지 제4도를 참조하여 설명하면 다음과 같다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described with reference to FIGS.
첨부한 도면의 제2도는 본 발명의 구성을 나타낸 블록도이다.FIG. 2 of the accompanying drawings is a block diagram showing a configuration of the present invention. FIG.
제2도에 도시한 바와 같이 웨이퍼 번 인 패드(110)의 출력단은 저항(R1)을 거쳐 소스 전압 공급 단자(Vss)에 접속되고, 상기 웨이퍼 번 인 패드(110)의 출력 신호(WBI-PAD)는 저항(R2)을 거쳐 직렬 접속된 두 개의 인버터(I1, I2)를 통과한 다음 X-프리디코더(120)와 로우 클록(130) 및 파워업 신호 제어 회로(210)에 각각 입력되며, 상기 X-프리디코더(120)의 출력은 다수개의 로우 디코더(140)에 각각 입력되고, 로우 클록(130)의 출력은 대기 상태로 두게 되며, 파워업 신호 제어 회로(210)에 입력된 파워업 신호(PWRUP)는 파워업 신호 제어 회로(210)에서 지연되어 PWRUPD신호로서 출력되어 Vpp레귤레이터(150)에 입력되고, Vpp레귤레이터(150)의 출력은 Vpp오실레이터(160)에 입력되며, 상기 Vpp오실레이터(160)의 출력은 Vpp펌프회로(170)에 입력되며, 상기 Vpp펌프회로(170)는 공급 전압 Vpp를 출력하도록 구성된다.2, the output terminal of the wafer-number pad 110 is connected to the source voltage supply terminal V ss via the resistor R1, and the output signal WBI- PAD passes through two inverters I1 and I2 connected in series via a resistor R2 and then input to the X-predecoder 120 and the low clock 130 and the power-up signal control circuit 210, respectively , The output of the X-pre-decoder 120 is input to the plurality of row decoders 140, the output of the row clock 130 is kept in a standby state, and the power input to the power up signal control circuit 210 up signal (PWRUP) is delayed from power-up signal control circuit 210 is output as PWRUPD signal is input to the V pp regulator 150, V pp output of regulator 150 is input to the V pp oscillator 160 the V pp output of the oscillator 160 is input to the V pp pump circuit 170, the V pp pump circuit 170 is supplied to I Is configured to output a V pp.
상기의 제2도에서 인용 부호 200으로 표시된 블록은 본 발명의 Vpp전압을 발생시키는 Vpp제네레이터 블록이다.Shown in the second diagram of the quoted block 200 is a V pp generator block for generating a voltage V pp of the present invention.
또한 첨부한 도면의 제3도는 본 발명의 파워업 신호 제어 회로(210)의 구성을 나타낸 회로도이다. 제3도에 도시한 바와 같이 상기의 파워업 제어 회로(210)는, 파워업 신호(PWRUP)가 인버터(310)와 트랜스미션 게이트(Transmission Gate, 380)에 입력되고, 상기 인버터(310)의 출력이 트랜지스터(Q1, Q2)의 게이트 단자에 입력되며, 트랜지스터(Q1)의 소스 단자와 트랜지스터(Q2)의 드레인 단자가 접속되어 인버터(320)에 입력되고, 상기 트랜지스터(Q2)의 소스 단자는 트랜지스터(Q3)의 드레인 단자에 접속되며, 게이트 단자에는 Vcc와 Vss가 각각 저항(R31, R32)를 통하여 인가되고, 상기 인버터(320)의 출력은 트랜지스터(Q4, Q5)의 게이트 단자에 입력되며, 상기 트랜지스터(Q4)의 소스단자에는 VcC가 인가되고, 상기 트랜지스터(Q5)의 드레인 단자와 트랜지스터(Q6)의 소스 단자가 접속되어 두 개의 인버터 (330,340)를 거쳐 트랜스미션 게이트(390)에 입력되고, 상기 트랜지스터(Q6)의 게이트 단자는 트랜지스터(Q3)의 게이트 단자와 접속되고 소스 단자에 Vss가 인가되며, WBI-PAD 신호는 트랜스미션 게이트(380)의 액티브 로우(active low)신호로 입력되며, 또한 상기 WBI-PAD신호는 인버터(350)에 입력되고, 인버터(350)의 출력은 트랜스미션 게이트(380)에는 액티브 로우 신호로, 트랜스미션 게이트(390)에는 액티브 하이(active high)신호로 각각 입력되며, 상기 트랜스미션 게이트(380, 390)의 출력은 서로 접속되어 인버터(360)에 입력되며, 상기 인버터(360)의 출력신호는 인버터(370)을 통하여 출력되어 인버터(360)의 입력으로 피드백되도록 구성된다.3 is a circuit diagram showing a configuration of the power-up signal control circuit 210 of the present invention. 3, the power-up control circuit 210 receives the power-up signal PWRUP from the inverter 310 and the transmission gate 380, The source terminal of the transistor Q1 is connected to the drain terminal of the transistor Q2 and is input to the inverter 320. The source terminal of the transistor Q2 is connected to the drain terminal of the transistor Q2, V cc and V ss are applied to the gate terminal through resistors R31 and R32 respectively and the output of the inverter 320 is input to the gate terminals of the transistors Q4 and Q5 V cC is applied to the source terminal of the transistor Q4 and the drain terminal of the transistor Q5 and the source terminal of the transistor Q6 are connected to the transmission gate 390 through the two inverters 330 and 340 And the transistor Q6 The gate terminal is connected to the gate terminal of the transistor (Q3) is applied to the source terminal V ss, WBI-PAD signal is input to the active-low (active low) signal of the transmission gate 380, and the WBI-PAD signal The output of the inverter 350 is input to the transmission gate 380 as an active low signal and the transmission gate 390 is input as an active high signal and the transmission gate 380 And 390 are connected to each other and input to the inverter 360. The output signal of the inverter 360 is outputted through the inverter 370 and fed back to the input of the inverter 360.
이와같이 구성된 본 발명의 동작은 웨이퍼 번 인 패드(110)를 통하여 Vcc와 동일한 전원이 인가되면, 상기 웨이퍼 번 인 패드(110)로부터 출력되는 WBI-PAD신호가 X-프리디코더(120)와 로우 클록(130)에 각각 전달되도록 이루어지고, 이때 외부 입력 신호인 /RAS 신호의 상태에 관계없이 WBI-PAD신호를 통하여 로우 클록(130)을 대기 상태로 두면, /RAS에 의해 받아들여지는 로우 어드레스(RA)도 받아들여지지 않도록 이루어진다.이때 WBI 신호가 Vcc레벨로 들어오게 되면 제2도에 도시한 바와같이 파워업 신호 제어 회로(210) 부분에서 파워업 신호(PWRUP)를 지연시켜 워드 라인이 모두 인에이블된 다음 초기 Vpp레벨(Vcc-Vt)까지 충전되도록 이루어진다.In the operation of the present invention configured as described above, when a power equal to V cc is applied through the pad 110, the WBI-PAD signal output from the pad 110 is applied to the X- Clock signal 130 is transmitted to the clock 130. At this time, if the low clock 130 is put in the standby state through the WBI-PAD signal irrespective of the state of the external input signal / RAS signal, Up signal PWRUP is delayed in the power-up signal control circuit 210 as shown in FIG. 2 when the WBI signal enters the V cc level at this time, Are all enabled and then charged to the initial V pp level (V cc -V t ).
첨부한 도면의 제4도는 본 발명의 동작을 나타낸 타임 챠트이며, 미설명 인용 부호 N으로 표시된 점선 부분은 표준 번 인 시의 상태를 나타낸 것이다.FIG. 4 of the accompanying drawings is a time chart showing the operation of the present invention, and the dotted line portion denoted by the unexplained reference numeral N indicates the state of the standard time stamp.
제4도의 ⓐ에 도시한 바와같이 파워업 신호(PWRUP)가 소정의 시간 동안 지연된 신호인 PWRUPD 신호가 발생되면 이때부터 Vpp가 펌핑을 시작하도록 이루어진다. 또한 파워업 신호(PWRUP)가 하이 레벨 구간에서는 Vpp전압은 Vcc-Vt레벨로 고정되어 있으면서 파워업 신호(PWRUP)가 발생하여 Vpp펌프회로(170)를 동작시키고 Vpp레벨이 정상적으로 발생되면 Vpp레귤레이터 회로가 동작을 멈추도록 이루어진다. 웨이퍼 번 인 시에 PWRUP 신호가 로우(Low)레벨로 되어 모든 워드 라인이 인에이블 될 때, Vpp제네레이터 (200)를 제어하여 초기 Vpp레벨인 Vcc-Vt레벨로 모든 워드 라인을 충전한다. 이때 모든 워드 라인이 Vcc-Vt레벨로 충전될 때까지는 VPP 제네레이터 (200)를 동작시키기 않다가 모든 워드 라인이 Vcc-Vt레벨로 충전되면 Vpp제네레이터 (200)의 파워업 신호 제어 회로(210)의 제어 신호를 통해 Vpp레귤레이터(150)와 Vpp오실레이터(160), Vpp펌프회로(170)등을 동작시켜 Vpp전압을 생성하여 워드 라인을 Vpp레벨로 충전한다.If the power-up signal (PWRUP), as shown in the fourth-degree ⓐ is a PWRUPD signal is generated delayed signal for a predetermined time from this time pp V is made to start the pump. In addition, normally, the power-up signal (PWRUP) is in the high level interval V pp voltage remains fixed at V cc -V t level while power-up signal (PWRUP) is generated by operating (170) V pp pump circuit and V pp level When it occurs, the V pp regulator circuit is made to stop operating. When the PWRUP signal is at the Low level at the wafer burn-in and all the word lines are enabled, the V pp generator 200 is controlled to charge all the word lines at the initial V pp level V cc -V t level do. At this time, all word lines are not operating the VPP generator 200 until the charge to V cc -V t-level control of the power-up signal when all word lines are charged to V cc -V t level V pp generator 200 by creating a V pp voltage operates like V pp regulator 150 and the V pp oscillator (160), V pp pump circuit 170 via the control signal circuit 210 to charge the word line to the V pp level.
따라서 본 발명은 모든 워드 라인이 인에이블 되면서 Vpp전원이 과다하게 사용되는 것을 효과적으로 제어하여 칩이 안정된 동작이 하도록 하고, 과다한 전원 소모를 보충해 주기 위한 별도의 외부 Vpp전원이 필요치 않도록 하는 효과가 제공된다.Therefore, the present invention effectively controls the excessive use of the V pp power supply while all the word lines are enabled, so that the chip operates stably, and a separate external V pp power supply for supplementing excessive power consumption is not required Is provided.
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| KR1019960029146A KR0184147B1 (en) | 1996-07-19 | 1996-07-19 | Wafer burn-in control circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0184147B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003007142A1 (en) * | 2001-07-13 | 2003-01-23 | Timespace System Co., Ltd. | Russian alphabet inputting device |
| KR20040033691A (en) * | 2002-10-15 | 2004-04-28 | 엘지전자 주식회사 | Mobiles keypad for english |
-
1996
- 1996-07-19 KR KR1019960029146A patent/KR0184147B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003007142A1 (en) * | 2001-07-13 | 2003-01-23 | Timespace System Co., Ltd. | Russian alphabet inputting device |
| KR20040033691A (en) * | 2002-10-15 | 2004-04-28 | 엘지전자 주식회사 | Mobiles keypad for english |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0184147B1 (en) | 1999-04-15 |
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