KR980012081A

KR980012081A - Method for forming resistance of semiconductor device

Info

Publication number: KR980012081A
Application number: KR1019960031028A
Authority: KR
Inventors: 오승영
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-07-29
Filing date: 1996-07-29
Publication date: 1998-04-30

Abstract

본 발명은 반도체 장치의 저항 형성 방법에 관한 것으로, 본 발명에 따른 방법에서는 게이트 절연막이 형성된 반도체 기판상에 도핑된 폴리실리콘층을 500∼3000Å의 두께로 증착하는 단계와, 상기 도핑된 폴리실리콘층 위에 One(Oxide/Nitride/Oxide)막을 50∼300Å의 두께로 증착하는 단계와, 상기 결과물상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로하여, He/CHF3 혼합 가스를 식각 가스로 사용하여, 상기 ONO 막과, 상기 도핑된 폴리실리콘층을 그 측벽이 경사면을 형성하도록 순차로 식각하여 저항 패턴을 형성하는 단계를 포함한다. 본 발명에 의하면, 인터레이어 폴리실리콘 구조의 저항을 형성한 후, 후속 공정에서 게이트 전극을 형성하기 위한 식각 공정을 행할 때 상기 저항의 주위에 게이트 전극 형성에 필요한 막질의 잔기가 남아 있는 것을 방지할 수 있다.The present invention relates to a method of forming a resistance in a semiconductor device, and in the method according to the present invention, there is provided a method of manufacturing a semiconductor device including depositing a doped polysilicon layer on a semiconductor substrate having a gate insulating film formed thereon to a thickness of 500 to 3000 ANGSTROM, Depositing an Oxide / Nitride / Oxide (Oxide) film on the resultant structure to a thickness of 50 to 300 ANGSTROM; forming a photoresist pattern on the resultant structure; forming a He / CHF3 mixed gas And forming the resist pattern by etching the ONO film and the doped polysilicon layer in sequence so that side walls thereof form an inclined surface. According to the present invention, it is possible to prevent a residue of a film quality necessary for forming a gate electrode around the resistor from remaining after forming a resistor having an interlayer polysilicon structure and performing an etching process for forming a gate electrode in a subsequent process .

Description

Method for forming resistance of semiconductor device

본 발명은 반도체 장치의 저항 형성 방법에 관한 것으로, 특히 도전성을 가지는 폴리실리콘층과 ONO(Oxide/Nitride/Oxide) 구조로 이루어지는 유전막이 차례로 적층된 구조를 가지는 저항 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a resistance forming method of a semiconductor device, and more particularly, to a resistance forming method having a structure in which a conductive polysilicon layer and an ONO (Oxide / Nitride / Oxide)

반도체 장치를 제조하는 데 있어서, 저항을 형성하는 동시에, 후속 공정에서 상부에 게이트 전극을 구성하는 폴리실리콘층과 결합되는 경우에는 커패시터를 형성할 수 있도록 하기 위하여, 도핑된 폴리실리콘층과 유전막으로 이루어지는 인터레이어(interlayer) 폴리실릴콘 구조를 채용하는 경우가 있다.In order to form a resistor in a semiconductor device and to form a capacitor when it is combined with a polysilicon layer constituting a gate electrode at an upper portion in a subsequent process, a polysilicon layer including a doped polysilicon layer and a dielectric film An interlayer polysilicon structure may be employed.

상기 인터레이어 폴리실리콘 구조는 통상적으로 약 2000Å의 두께를 가지는 도핑된 폴리실리콘층과, 약 300Å 두께를 가지는 ONO막이 차례로 적층된 구조를 이루어져 있다.The interlayer polysilicon structure typically has a structure in which a doped polysilicon layer having a thickness of about 2000 Å and an ONO film having a thickness of about 300 Å are stacked in order.

상기한 인터레이어 폴리실리콘 구조를 채용하는 경우에는 상기 인터레이어 폴리실리콘 구조가 상기한 바와 같이 약 2300Å의 수직 단차를 가지고 있다.When the above-described interlayer polysilicon structure is employed, the interlayer polysilicon structure has a vertical step difference of about 2300 angstroms as described above.

도 1 및 도 2는 종래 기술에 따라 인터레이어 폴리실리콘 구조를 채용하는 반도체 장치의 저항을 형성한 경우에 그 후속 공정에서 발생하는 문제를 설명하는 도면이다.FIGS. 1 and 2 are views for explaining problems occurring in a subsequent process when a resistor of a semiconductor device employing an interlayer polysilicon structure is formed according to the prior art.

도 1은 인터레이어 폴리실리콘 구조로 형성된 저항 위에 게이트 전극 형성에 필요한 소정의 막질이 적층되어 있는 상태를 도시한 것이다. 구체적으로 설명하면, 반도체 기판(10)상의 소정의 영역, 예를 들면 필드 영역에 약 2000Å 두께의 도핑된 폴리실리콘층(12)과, 약 300Å 두께의 ONO 막(14)이 차례로 적층되어 형성된 인터레이어 폴리실리콘 구조의 저항을 형성한다. 이때, 상기 저항은 그 측벽의 프로파일이 수직이 되도록 형성한다.FIG. 1 shows a state in which a predetermined film quality necessary for forming a gate electrode is stacked on a resistor formed by an interlayer polysilicon structure. Specifically, an interlayer formed by sequentially laminating a doped polysilicon layer 12 having a thickness of about 2000 Å and a ONO film 14 having a thickness of about 300 Å on a predetermined region of the semiconductor substrate 10, for example, Layer polysilicon structure is formed. At this time, the resistor is formed such that the profile of its side wall is vertical.

그 후, 상기 반도체 기판(10)상의 활성 영역(도시 생략)에 게이트 전극을 형성하기 위하여, 상기 반도체 기판(10) 전면에 약 1500Å 두께의 도핑된 폴리실리콘층(20), 약 1500Å 두께의 텅스텐 실리사이드층(22) 및 약 1000Å 두께의 산화막(30)을 차례로 적층한다.Thereafter, to form a gate electrode in the active region (not shown) on the semiconductor substrate 10, a doped polysilicon layer 20 of about 1500 Å thickness, a tungsten The silicide layer 22 and the oxide film 30 having a thickness of about 1000 Å are stacked in this order.

도 2는 상기 도 1의 결과물상의 활성 영역에 게이트 전극을 패터닝한 후의 결과를 나타낸다. 구체적으로 설명하면, 상기 도 1의 결과물에서 상기 산화막(30), 텅스텐 실리사이드층(22) 및 도핑된 폴리실리콘층(20)을 패터닝하여 활성 영역에 게이트 전극(도시 생략)을 형성한다. 그 결과, 상기 반도체 기판(10)의 필드 영역에 해당하는 부분에서는 도 2에 도시한 바와 같이, 상기 도핑된 폴리실리콘층(12)과 ONO 막(14)이 차례로 적층되어 형성된 저항의 수직으로 형성된 측벽 주위에는 상기 도핑된 폴리실리콘층(20)이 완전히 제거되지 않고 잔기(20A)가 남아 있게 된다.FIG. 2 shows the result after patterning the gate electrode in the active region on the resultant product of FIG. More specifically, a gate electrode (not shown) is formed in the active region by patterning the oxide film 30, the tungsten silicide layer 22, and the doped polysilicon layer 20 in the result of FIG. As a result, in the portion corresponding to the field region of the semiconductor substrate 10, the doped polysilicon layer 12 and the ONO film 14 are sequentially stacked to form a resistance formed vertically Around the sidewalls, the doped polysilicon layer 20 is not completely removed and the residue 20A remains.

상기한 바와 같이 종래 기술에 따라 인터레이어 폴리실리콘 구조의 저항을 형성하는 경우에는 상기 인터레이어 폴리실리콘 구조가 약 2300Å의 수직 단차를 가지고 있고, 그 측벽이 수직으로 형성되어 있으므로, 게이트 전극 형성을 위한 식각 공정에서 폴리실리콘 잔기가 남아 있는 문제가 발생한다.As described above, when a resistor having an interlayer polysilicon structure is formed according to the related art, since the interlayer polysilicon structure has a vertical step difference of about 2300 angstroms and its sidewalls are vertically formed, There arises a problem that polysilicon residues remain in the etching process.

또한, 수직으로 형성된 인터레이어 폴리실리콘 구조의 저항 주위에 잔기가 형성되는 것을 방지하기 위하여, 과도 식각을 하는 경우에는 게이트 전극 형성을 위해 적층했던 폴리실리콘층을 완전히 제거하기 위하여 식각 공정을 90초 이상 진행하여야 한다. 그러나, 이와 같이 과도 식각을 행하게 되면, 반도체 기판상에 피팅(pitting)현상이 발생하게 된다.In order to prevent residues from being formed around the resistors of the vertically formed interlayer polysilicon structure, in the case of over-etching, the etching process is performed for 90 seconds or more in order to completely remove the polysilicon layer deposited for forming the gate electrode Should proceed. However, when such a transient etching is performed, a pitting phenomenon occurs on the semiconductor substrate.

따라서, 본 발명의 목적은 인터레이어 폴리실리콘 구조의 저항을 형성한후, 후속 공정에서 게이트 전극을 형성하기 위한 식각 공정을 행할 때 상기 저항의 주위에 게이트 전극 형성에 필요한 막직의 잔기가 남아 있는 것을 방지할 수 있는 반도체 장치의 저항 형성 방법을 제공하는 것이다.Accordingly, it is an object of the present invention to provide a method of manufacturing a semiconductor device, which comprises forming a resistor having an interlayer polysilicon structure and then leaving a remaining portion of the silicide film necessary for forming a gate electrode around the resistor when performing an etching process for forming a gate electrode in a subsequent process And a method of forming a resistance of a semiconductor device.

도 3 및 도 4는 본 발명의 바람직한 실시예에 따른 반도체 장치의 저항 형성 방법을 설명하기 위하여 공정순서에 따라 도시한 단면도이다.3 and 4 are cross-sectional views illustrating a method of forming a resistance of a semiconductor device according to a preferred embodiment of the present invention.

상기 목적을 달성하기 위하여 본 발명은, 게이트 절연막이 형성된 반도체 기판상에 도핑된 폴리실리콘층을 500∼3000Å의 두께로 증착하는 단계와, 상기 도핑된 폴리실리콘층 위에 ONO(Oxide/Nitride/Oxide)막을 50∼300Å의 두께로 증착하는 단계와, 상기 결과물상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로하여, He/CHF₃혼합가스를 식각 가스로 사용하여, 상기 ONO 막과, 상기 도핑된 폴리실리콘층을 그 측벽이 경사면을 형성하도록 순차로 식각하여 저항 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 저항 형성 방법을 제공한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: depositing a doped polysilicon layer on a semiconductor substrate having a gate insulating film formed thereon to a thickness of 500 to 3000 ANGSTROM; depositing an oxide / nitride / Forming a photoresist pattern on the resultant by using a He / CHF ₃ mixed gas as an etch mask, using the photoresist pattern as an etching mask, And forming a resistive pattern by sequentially etching the doped polysilicon layer so that the side walls thereof form a sloped surface.

바람직하게는, 상기 저항 패턴을 형성하는 단계는 3 mT∼30 mT의 압력하에 He 가스를 10∼200 sccm, CHF₃가스를 10∼2000 sccm의 유량으로 공급한다.Preferably, the step of forming the resist pattern is performed under a pressure of 3 mT to 30 mT at a flow rate of 10 to 200 sccm of He gas and 10 to 2000 sccm of CHF ₃ gas.

또한 바람직하게는, 상기 저항 패턴을 형성하는 단계는 상기 저항 패턴의 측벽의 경사도가 70°∼90°로 되도록 상기 식각 가스의 유량을 조절하는 단계를 포함한다.Also, preferably, the step of forming the resistance pattern includes adjusting a flow rate of the etching gas such that the sidewall of the resist pattern has an inclination of 70 ° to 90 °.

도 3은 반도체 기판상에 저항 형성에 필요한 막질을 순차로 형성하고 그 패터닝을 위하여 포토레지스트 패턴을 형성한 것을 나타낸다. 구체적으로 설명하면, 반도체 기판(100)상의 필드 영역에 저항을 형성하기 위하여 반도체 기판(100)상에 게이트 절연막(110)을 형성한 후, 저항 형성에 필요한 막질, 즉 약 500∼3000Å의 두께를 가지는 도핑된 폴리실리콘층(112)과, 약 50∼300Å의 두께를 가지는 ONO막(114)을 순차로 적층한다. 그 후, 인터레이어 폴리실리콘 구조의 저항 형성을 위한 패터닝을 위하여 상기 결과물상에 포토레지스트 패턴(120)을 형성한다.FIG. 3 shows the formation of a photoresist pattern on the semiconductor substrate in order to form a film on the semiconductor substrate in order to form a resistance. Specifically, after forming the gate insulating film 110 on the semiconductor substrate 100 in order to form a resistance in the field region on the semiconductor substrate 100, a film quality required for resistance formation, that is, a thickness of about 500 to 3000 ANGSTROM Doped polysilicon layer 112 and an ONO film 114 having a thickness of about 50 to 300 ANGSTROM are sequentially stacked. Thereafter, a photoresist pattern 120 is formed on the resultant for patterning for resistance formation of an interlayer polysilicon structure.

도 4는 상기 포토레지스트 패턴(120)을 마스크로하여 인터레이어 폴리실리콘 구조의 저항을 형성하는 단계를 나타낸다. 구체적으로 설명하면, 상기 포토레지스트 패턴(120)을 마스크로하여, 상기 폴리실리콘층(112)과 상기 산화막 계열의 ONO 막(114)의 식각율의 비가 1:1인 조건하에서 상기 ONO 막(114)과 폴리실리콘층(112)을 순차로 식각하는데 있어서, 폴리실리콘층(112)의 식각율은 낮추고, 산화막 계열의 ONO막(114)의 식각율은 높임으로써, 식각 결과 얻어지는 저항 패턴의 측벽이 경사면을 형성하도록 한다. 이를 위하여, 폴리머 성장이 잘되는 식각 가스를 사용한다. 여기서, 상기 식각 가스로서 He/CHF₃혼합 가스를 사용한다. 바람직하게는, He/CHF₃혼합 가스중 He 가스를 10∼200 sccm, CHF₃가스를 10∼200 sccm의 유량으로 공급하고, 이 때의 압력은 3 mT∼20 mT의 저압으로 한다.4 shows a step of forming a resistor of an interlayer polysilicon structure using the photoresist pattern 120 as a mask. More specifically, using the photoresist pattern 120 as a mask, the ONO film 114 (FIG. 1) is formed under the condition that the ratio of the etching rate of the polysilicon layer 112 to the ONO film 114 of the oxide film series is 1: And the polysilicon layer 112 are sequentially etched, the etching rate of the polysilicon layer 112 is lowered and the etching rate of the ONO film 114 of the oxide film series is increased, so that the side wall of the resistance pattern obtained as a result of etching Thereby forming an inclined surface. For this purpose, an etch gas with good polymer growth is used. Here, a He / CHF ₃ mixed gas is used as the etching gas. Preferably, He gas is supplied at a flow rate of 10 to 200 sccm and CHF ₃ gas at a flow rate of 10 to 200 sccm in a He / CHF ₃ mixed gas, and the pressure at this time is set to a low pressure of 3 mT to 20 mT.

이 때, 상기 정의한 바와 같은 식각 가스를 사용하여 상기 ONO 막(114)과 폴리실리콘층(112)을 순차로 식각하는 데 있어서, 상부 막질인 ONO 막(114)이 식각되어 ONO 막 패턴(114A)을 형성하고, 이어서 폴리실리콘층(112)이 식각되면서 식각된 패턴의 측벽에 폴리머가 증착되어 측벽이 경사면을 갖는 폴리실리콘층 패턴(112A)을 형성한다. 바람직하게는, 상기 식각 가스의 유량을 조절함으로써 상기 폴리실리콘층 패턴(112A)의 측벽의 경사도가 70°∼90°로 되도록 한다At this time, in order to etch the ONO film 114 and the polysilicon layer 112 in sequence by using the etching gas as described above, the ONO film 114, which is the upper film quality, is etched to form the ONO film pattern 114A, The polysilicon layer 112 is etched and a polymer is deposited on the sidewalls of the etched pattern to form a polysilicon layer pattern 112A having a sloped side wall. Preferably, the inclination of the sidewall of the polysilicon layer pattern 112A is set to 70 ° to 90 ° by controlling the flow rate of the etching gas

상기한 바와 같은 본 발명의 바람직한 실시예에 따른 반도체 장치의 저항 형성 방법에 의해 인터레이어 폴리실리콘 구조의 저항을 형성하는 경우에는, 인터레이어 폴리실리콘 구조의 저항을 형성한 후, 후속 공정에서 게이트 전극을 형성하기 위한 식각 공정을 행할 때 상기 저항의 주위에 게이트 전극 형성에 필요한 막질의 잔기가 남아 있는 것을 방지할 수 있다.In the case of forming the resistance of the interlayer polysilicon structure by the resistance forming method of the semiconductor device according to the preferred embodiment of the present invention as described above, after the resistance of the interlayer polysilicon structure is formed, It is possible to prevent the residue of the film quality necessary for forming the gate electrode around the resistor from remaining when performing the etching process for forming the gate electrode.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.It is obvious that the present invention is not limited to the above embodiments and that many modifications are possible within the technical scope of the present invention by those skilled in the art.

Claims

Depositing a doped polysilicon layer on the semiconductor substrate on which the gate insulating film is formed to a thickness of 500 to 3000 ANGSTROM and depositing an ONO (Oxide / Nitride / Oxide) film on the doped polysilicon layer to a thickness of 50 to 300 ANGSTROM And forming a photoresist pattern on the resultant structure by using the photoresist pattern as an etching mask and using the He / CHF ₃ mixed gas as an etching gas to form the ONO film and the doped polysilicon layer And forming a resistive pattern by successively etching the side walls so as to form an inclined surface.

2. The method according to claim 1, wherein the step of forming the resistance pattern comprises supplying a He gas and a CHF ₃ gas at a flow rate of 10 to 200 sccm and 10 to 200 sccm, respectively, under a pressure of 3 mT to 30 mT Method of forming resistors.

The method as claimed in claim 1, wherein the step of forming the resistance pattern includes a step of adjusting a flow rate of the etching gas so that the side wall of the resist pattern has an inclination of 70 ° to 90 °. Way.

※ Note: It is disclosed by the contents of the first application.