KR980012034A

KR980012034A - Method for manufacturing semiconductor device

Info

Publication number: KR980012034A
Application number: KR1019960031149A
Authority: KR
Inventors: 황민욱
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-07-29
Filing date: 1996-07-29
Publication date: 1998-04-30

Abstract

반도체 장치 제조방법에 관하여 기재하고 있다. 화학기계적 폴리싱 공정의 에치 스톱층을 네거티브 포토레지스트를 사용하여 형성하는 반도체 장치 제조방법에 있어서, 상기 화학기계적 폴리싱 공정 전, 상기 에치 스톱층 형성시 칩이 전체적으로 형성되지 않는 웨이퍼의 외곽영역을 빛에 노출시켜 더미칩을 형성한다. 따라서, 글로벌 평탄화시 균일성 개선 및 디싱 방생 방지가 가능하다.Discloses a semiconductor device manufacturing method. A semiconductor device manufacturing method for forming an etch stop layer of a chemical mechanical polishing process using a negative photoresist, the method comprising: before etching the chemical mechanical polishing step, forming an etch stop layer on the wafer, Thereby forming a dummy chip. Therefore, it is possible to improve uniformity in global planarization and to prevent dishing from occurring.

Description

Method for manufacturing semiconductor device

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 화학-기계적 평탄화(Chemical-Mechanical Polishing, 이하 CMP라 한다)를 이용한 글로벌 평탄화시 균일성 개선 및 디싱 발생 방지가 가능한 반도체 장치 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device capable of improving uniformity and preventing occurrence of dishing in global planarization using chemical-mechanical polishing (hereinafter referred to as CMP).

반도체소자가 고집적화됨에 따라 사진공정의 마진을 확보하고 배선길이를 최소화하기 위해 하부구조물을 평탄화시키는 기술이 요구된다. 하부구조물을 평탄화시키기 위한 방법으로는, BPSG(borophosphosilicate glass) 리플로우(reflow), 알루미늄 리플로우, 스핀온글라스(spin on glass; SOG) 에치백(etch back), 및 CMP 공정등이 있다.As semiconductor devices become highly integrated, there is a need for techniques to planarize the underlying structure in order to secure the margin of the photolithography process and minimize the wiring length. Methods for planarizing the underlying structure include borophosphosilicate glass (BPSG) reflow, aluminum reflow, spin on glass (SOG) etch back, and CMP processes.

이 중, CMP 공정은 다수의 웨이퍼를 동시에 효율적으로 평탄화시킬 수 있는 방법으로서, 이는, 웨이퍼와 폴리싱 패드(polishing pad) 사이에 슬러리(slurry)를 투입하여 웨이퍼를 연마하는 방법으로, 리플로우 공정이나 에치백 공정으로 달성할 수 없는 넓은 공간영역의 글로벌 평탄화 및 저온 평탄화 공정을 달성할 수 있어 차세대 소자에서 유력한 평탄화 기술로 대두되고 있다.Among them, the CMP process is a method for effectively planarizing a plurality of wafers at the same time. This is a method of polishing a wafer by injecting a slurry between a wafer and a polishing pad, and a reflow process Global planarization and low-temperature planarization process can not be achieved by the etch-back process, and it is becoming a promising planarization technology in next-generation devices.

상기 CMP 공정은, 기존의 열산화에 의한 소자분리방법 대신 트랜치 소자분리 방법에서 트랜치 식각후 절연막을 채워넣고 평탄화를 달성하는 경우에 사용되거나, 라인 ＆ 스페이스 형성시 역 패턴을 형성하고 전도성 물질을 채워넣고 평탄화 및 라인을 분리시키는 다마신(damascene) 공정에 사용되거나, 층간절연막의 평탄화 공정에 적용하여 평탄화와 동시에 열예산(heat budget)을 감소시킬 수 있다.The CMP process may be used in the case of filling the insulating film after the trench etching and achieving planarization in the trench isolation method instead of the conventional method of separating the element by the thermal oxidation, or forming a reverse pattern when forming the line and space, filling the conductive material And may be used in a damascene process for planarization and line separation, or may be applied to a planarization process of an interlayer insulating film to reduce a heat budget at the same time as planarization.

한편 일반적으로, 반도체 소자는 소정영역의 패턴 사이즈와 패턴 밀도, 그리고 패턴 단차를 가지고 있다. 따라서, CMP 공정은 이러한 패턴 사이즈, 밀도 및 단차에 따라 그 폴리싱 특성이 달라지게 된다. 특히, 폴리싱하여야 할 막의 초기 단차에 의해서 디싱(dishing)과 같은 현상이 야기될 수 있다.In general, a semiconductor device has a pattern size, a pattern density, and a pattern step of a predetermined area. Therefore, the polishing characteristics of the CMP process depend on such pattern size, density, and level difference. In particular, a phenomenon such as dishing may be caused by the initial step of the film to be polished.

도 1 내지 도 3은 종래 반도체 장치 제조방법에 따른 문제점을 설명하기 위해 도시한 단면도들이다.FIGS. 1 to 3 are cross-sectional views illustrating a conventional semiconductor device manufacturing method.

반도체 기판(10) 상에 형성된 제1 물질층(12)은 그 패턴 간격이 좁은 영역(N)과 넓은 영역(W)으로 이루어져 있다(도1).The first material layer 12 formed on the semiconductor substrate 10 has a narrow region N and a wide region W (FIG. 1).

제1 물질층(12)이 형성된 결과물 상에 제2 물질층(14)을 형성한다(도 2).A second material layer 14 is formed on the resulting first material layer 12 (Figure 2).

제2 물질층(14)이 형성된 결과물에 대한 CMP 공정을 진행하여 평탄화한다(도3).The CMP process is performed on the resultant material in which the second material layer 14 is formed to planarize (FIG. 3).

이때, 상기 제1 물질층(12)의 패턴이 조밀한 영역(N)과 패턴 간격이 큰 영역(W)간의 평탄도가 달라지는 문제가 발생한다. 즉, 패턴 간격이 좁은 영역(N)에서 원하는 레벨까지 식각되는 동안 패턴 간격이 넓은 영역(W)에서는 폴리싱되는 양이 많아지게 되어, 두 영역의 경계의 패턴이 불량하게 형성되거나 막 두께가 불균일하게 되는 문제가 발생된다.At this time, there arises a problem that the flatness between the dense region N of the first material layer 12 and the region W having a large pattern interval is varied. That is, the amount of polishing is increased in the region W having a large pattern interval while being etched to a desired level in the region N having a narrow pattern interval, so that the pattern of the boundary between the two regions is poorly formed or the film thickness is uneven .

이와 같은 현상은 웨이퍼 전체에서 칩이 없는 외곽과 접하는 에지칩의 에지부분에서 심하게 발생하고, 특히 네거티브 포토레지스트를 사용하는 경우 많이 발생하게 된다. 포지티브 포토레지스트의 경우에는 칩이 없는 외곽부분의 포토레지스트가 빛에 노출되지 않더라도 남게되어 디싱현상을 완화할 수 있다.Such a phenomenon occurs severely at the edge portion of the edge chip contacting the chip-free outer edge of the wafer as a whole, particularly when a negative photoresist is used. In the case of the positive photoresist, the photoresist of the outer portion without the chip is left without being exposed to light, so that the dishing phenomenon can be alleviated.

그러나, 고집적 반도체 장치의 해상도를 높이기 위해서는 네거티브 포토레지스트를 사용하여야 하므로, 디싱현상을 개선할 수 있는 방법에 대한 연구가 필요하다.However, in order to increase the resolution of a highly integrated semiconductor device, a negative photoresist must be used, and therefore, there is a need for research on a method for improving the dishing phenomenon.

본 발명 CMP를 이용한 막 평탄화시 막의 균일성 개선 및 디싱 발생 방지가 가능한 반도체 장치 제조방법을 제공하는 것이다.The present invention provides a method of manufacturing a semiconductor device capable of improving film uniformity and preventing occurrence of dishing during film planarization using CMP.

제1도 내지 제3도는 종래 반도체 장치 제조방법에 따른 문제점을 설명하기 위해 도시한 단면도.FIGS. 1 to 3 are cross-sectional views illustrating a conventional semiconductor device manufacturing method.

제4도는 다수개의 칩이 형성된 종래의 웨이퍼를 도시한 평면도.4 is a plan view of a conventional wafer on which a plurality of chips are formed;

제5도는 본 발명에 따른 반도체 장치 제조방법을 설명하기 위해 도시한 도면.FIG. 5 is a view for explaining a semiconductor device manufacturing method according to the present invention; FIG.

상기 달성하기 위하여 본 발명은, 화학기계적 폴리싱 공정의 에치 스톱층을 네거티브 포토레지스트를 사용하여 형성하는 반도체 장치 제조방법에 있어서, 상기 화학기계적 폴리싱 공정 전, 상기 에치 스톱층이 형성시 칩이 전체적으로 형성되지 않는 웨이퍼의 외곽영역을 빛에 노출시켜 더미칩을 형성하는 것을 특징으로 하는 반도체 장치 제조방법을 제공한다.In order to achieve the above-described object, the present invention provides a semiconductor device manufacturing method for forming an etch stop layer of a chemical mechanical polishing process using a negative photoresist, wherein before forming the etch stop layer, Wherein a dummy chip is formed by exposing an outer peripheral region of the wafer not exposed to light to light.

따라서, 글로벌 평탄화시 균일성 개선 및 디싱 발생 방지가 가능하다.Therefore, it is possible to improve the uniformity in global planarization and to prevent the occurrence of dishing.

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.BRIEF DESCRIPTION OF THE DRAWINGS FIG.

도 4는 다수개의 칩이 형성된 종래의 웨이퍼를 도시한 평면도로서, "O"는 실제 형성된 칩을, "F/Z"은 웨이퍼의 플랫 존을 각각 나타낸다.4 is a plan view showing a conventional wafer on which a plurality of chips are formed, in which "O" represents an actually formed chip and "F / Z" represents a flat zone of the wafer, respectively.

일반적으로, 웨이퍼의 크기와 칩의 크기가 결정되면 웨이퍼 내에 형성될 수 있는 칩의 개수가 결정되는데, 이때, 종래에는 도 4에 도시된 바와 같이, 칩이 전체적으로 들어가지 않는 부분, 즉 웨이퍼의 외곽은 일반적으로 시간과 경비 절약을 위해 사진 공정을 실시하지 않게 된다.Generally, when the size of the wafer and the size of the chip are determined, the number of chips that can be formed in the wafer is determined. In this case, as shown in FIG. 4, Will generally not be photographed to save time and money.

따라서, 상술한 바와 같이, 패턴 간격이 조밀한 영역, 즉 칩이 형성된 영역과, 패턴간격이 넓은 영역, 즉 칩이 형성되지 않은 외곽과의 경계부분에 단차가 발생되어 패턴이 불량하게 형성되는 문제가 발생된다.Therefore, as described above, there is a problem that a step is formed at a boundary between a region where the pattern interval is narrow, that is, a region where the chip is formed and a region where the pattern interval is wide, Is generated.

도 5는 본 발명에 따른 반도체 장치 제조방법을 설명하기 위해 도시한 도면으로서, 다수개의 칩이 형성된 본 발명의 웨이퍼를 도시한다. 여기서, "O"는 실제 형성된 칩을, "X"는 더미칩을 각각 나타낸다.5 is a view for explaining a method of manufacturing a semiconductor device according to the present invention, showing a wafer of the present invention in which a plurality of chips are formed. Here, "O" represents an actually formed chip and "X" represents a dummy chip.

도 5에 도시된 바와 같이 종래와는 달리 본 발명에서는 CMP 공정을 실시하는 단계에서 에치 스톱층 패턴이 네거티브 포토레지스트로 형성될 경우, 칩이 전체적으로 형성되지 않는 외곽영역을 빛에 노출시킨다.As shown in FIG. 5, in the present invention, when the etch stop layer pattern is formed of a negative photoresist in a CMP process, an outer region where the chip is not entirely formed is exposed to light.

외곽영역에 포토레지스트 패턴이 남게되므로 종래에서와 같이 패턴 간격이 조밀한 영역, 즉 칩이 형성된 영역과, 패턴간격이 넓은 영역, 즉 칩이 형성되지 않은 외곽과의 경계부분에 패턴이 불량하게 형성되는 문제가 발생되지 않는다.The photoresist pattern remains in the outer area, so that the pattern is formed poorly at the boundary between the area where the pattern interval is dense, that is, the area where the chip is formed and the area where the pattern interval is wide, There is no problem.

Claims

A semiconductor device manufacturing method for forming an etch stop layer of a chemical mechanical polishing process using a negative photoresist, the method comprising: before etching the chemical mechanical polishing step, forming an etch stop layer on the wafer, Thereby forming a dummy chip.

※ Note: It is disclosed by the contents of the first application.