KR980011900A - METHOD FOR FORMING METAL WIRING IN SEMICONDUCTOR - Google Patents
METHOD FOR FORMING METAL WIRING IN SEMICONDUCTOR Download PDFInfo
- Publication number
- KR980011900A KR980011900A KR1019960031049A KR19960031049A KR980011900A KR 980011900 A KR980011900 A KR 980011900A KR 1019960031049 A KR1019960031049 A KR 1019960031049A KR 19960031049 A KR19960031049 A KR 19960031049A KR 980011900 A KR980011900 A KR 980011900A
- Authority
- KR
- South Korea
- Prior art keywords
- conductive material
- etching
- material layer
- forming
- layer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
Abstract
반도체 장치의 금속 배선 형성 방법에 대하여 개시되어 있다. 본 발명에서는 반도체 기판상에 적층된 절연막에 콘택홀을 형성하는 단계와, 상기 절연막의 상부 및 상기 콘택홀의 내부에 접착층을 소정의 두께로 증착하는 단계와, 상기 결과물상에 상기 콘택홀이 매립되기에 충분한 두께로 콘택 형성용 도전 물질층을 증착하는 단계와, 에칭 가스로서 SF6/Ar 가스를 사용하고, 100 ~ 500 밀리토르 (mm Torr)의 압력, 500 ~ 1000 W의 파워 조건하에서 상기 도전 물질층의 일부를 건식 에칭하여 1차 에칭된 도전 물질층을 형성하는 단계와, 에칭 가스로서 SF6/He 가스를 사용하고, 100 ~ 500 밀리토르의 압력, 10 ~ 500 W의 파워 조건하에서 상기 1차 에칭된 도전 물질층을 에칭 종말점까지 에칭하는 단계와, 상기 결과물을 실온으로 냉각시키는 단계와, 에칭 가스로서 SF6/He 가스를 사용하고, 100 ~ 500 밀리토르의 압력, 10 ~ 500 W의 파워 조건하에서 상기 1차 에칭된 도전 물질층을 오버에칭하는 단계와, 상기 결과물상에 배선층 형성을 위한 금속 물질을 증착하는 단계를 포함한다. 본 발명에 의하면, 콘택 형성을 위한 도전막의 에치백 공정시 충분한 오버에칭이 가능하여 도전막에 의해 형성된 콘택 플러그에서 표면이 리세스되는 현상을 방지할 수 있다.A method of forming a metal wiring of a semiconductor device is disclosed. According to the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a contact hole in an insulating film stacked on a semiconductor substrate; depositing an adhesive layer to a predetermined thickness on the insulating film and inside the contact hole; Depositing a conductive material layer for forming a contact with a sufficient thickness to form a contact hole in the contact hole; depositing a conductive material layer having a sufficient thickness on the surface of the conductive material layer, using SF 6 / Ar gas as an etching gas under a pressure of 100 to 500 milli- A step of dry-etching a part of the material layer to form a first-etched conductive material layer; and a step of forming a first-etched conductive material layer by using SF 6 / He gas as an etching gas under the conditions of a pressure of 100 to 500 milliTorr and a power of 10 to 500 W Etching the first etched conductive material layer to an etch end point; cooling the resultant to room temperature; applying SF 6 / He gas as the etching gas and a pressure of 100 to 500 milliTorr, 10 to 500 W Power condition of Depositing a metal material for formation of a wiring layer on the resultant; depositing a conductive material layer on the conductive material layer; According to the present invention, it is possible to sufficiently overetch in the etching back process of the conductive film for the contact formation, thereby preventing the surface from being recessed from the contact plug formed by the conductive film.
Description
본 발명은 반도체 장치의 금속 배선 형성 방법에 관한 것으로, 특히 콘택 형성을 위해 콘택에 도전 물질을 매립할 때, 실리콘 기판과 도전 물질 사이에 접착층으로서 Ti/TiN막을 형성하는 반도체 장치의 금속 배선 형성 방법에 관한 것이다.The present invention relates to a metal wiring forming method of a semiconductor device and more particularly to a metal wiring forming method of a semiconductor device for forming a Ti / TiN film as an adhesive layer between a silicon substrate and a conductive material, .
반도체 집적 회로의 집적도가 증가함에 따라 금속 배선의 폭이 줄어들고 콘택홀에서는 아스펙트비(aspect ratio)가 계속 증가하고 있다. 이에 따라, 현재 금속 배선의 재료로 사용되고 있는 알루미늄 합금과 같은 스퍼터링에 의한 금속막은 콘택홀 내에서의 단차 도포성(step coverage)이 불량하거나 보이드(void)와 같은 결함이 발생하게 된다. 그 결과, 금속 배선들 간의 단선 등이 유발되어 집적 회로의 신뢰성이 저하된다. 따라서, 최근에는 이러한 문제를 해결하기 위한 방법으로 선택적 텅스텐 화학 기상 증착(selective chemical vapor deposition-W; SCVD-W) 공정이 주목받고 있는데, 이것은 실리콘 산화막과 같은 절연막 상에서는 증착되지 않고 실리콘이나 금속 상에서만 증착되는 특성을 이용한 것이다.As the degree of integration of semiconductor integrated circuits increases, the width of the metal wiring decreases and the aspect ratio continues to increase in the contact holes. Accordingly, a metal film formed by sputtering such as an aluminum alloy which is currently used as a material of a metal wiring has poor step coverage in a contact hole or a defect such as a void is generated. As a result, disconnection or the like between the metal wirings is caused and the reliability of the integrated circuit is deteriorated. Recently, a selective chemical vapor deposition (WVD) process has been attracting attention as a method for solving this problem. However, it is not deposited on an insulating film such as a silicon oxide film, Deposition characteristics.
그러나, 이러한 선택적 텅스텐 화학 기상 증착 공정은 실리콘 기판과 직접 반응하는 실리콘 환원 반응에 의한 것으로, 기본적으로 침식이 수반되는 성막 공정이다. 따라서, 접합 깊이(junction depth)가 0.1㎛ 이하로 얇아지고 있는 초고집적(ULSI) 시대에 있어서 이러한 침식 현상을 어떻게 방지하느냐가 큰 문제로 대두되고 있다. 특히, 수소(H2) 환원 반응에 의한 선택적 텅스텐 박막은 실리콘과의 접착 특성은 우수한 반면에 실리콘의 소모가 심해 기판이 상당히 침식되므로 그 전기적 특성의 약화를 초래한다. 또한, 텅스텐과 실리콘이 약 550℃이상에서 반응하기 때문에, 그 이상의 고온 공정에서는 사용할 수 없어 실제 반도체 소자에 적용하기에는 곤란한 문제점이 있다.However, this selective tungsten chemical vapor deposition process is a deposition process accompanied by erosion due to a silicon reduction reaction that directly reacts with a silicon substrate. Therefore, how to prevent such erosion phenomenon is becoming a big problem in the ULSI era where the junction depth is thinner than 0.1 탆. Particularly, the selective tungsten thin film formed by the hydrogen (H 2 ) reduction reaction has a good adhesion property to silicon, but the silicon is consumed so much that the substrate is significantly eroded and the electrical characteristics thereof are weakened. Further, since tungsten and silicon react at about 550 DEG C or higher, they can not be used in a high temperature process, which is difficult to apply to practical semiconductor devices.
한편, 반도체 소자에 있어서, 금속 배선과 하부 실리콘 기판의 접합 영역이 콘택되는 영역에는 N+콘택과 P+콘택이 있다. 이러한 콘택홀에 배선층을 형성하는 종래 방법은, 오믹층인 티타늄(Ti)막을 증착한 후 장벽 금속층으로서 티타늄질화막(TiN)을 증착하고, 최종 배선으로서 알루미늄(A1)또는 텅스텐(W)을 증착하는 것이다.On the other hand, in the semiconductor device, there are N + contact and P + contact in a region where the junction region of the metal wiring and the lower silicon substrate is in contact. A conventional method of forming a wiring layer in such a contact hole includes depositing a titanium nitride film (TiN) as a barrier metal layer after depositing a titanium (Ti) film as an ohmic layer and depositing aluminum (A1) or tungsten will be.
도 1 내지 도 3은 종래 기술에 따라 금속 배선을 형성하는 방법을 설명하기 위한 단면도들이다.1 to 3 are sectional views for explaining a method of forming a metal wiring according to the prior art.
도 1을 참조하면, 반도체 기판(10) 전면에 절연막(12)으로서 실리콘 산화막을 500~2000Å 두께로 형성한 후 사진 식각 공정에 의해 상기 절연막(12)을 에칭하여 콘택홀을 형성한다. 그 후, 상기 절연막(12)의 상부 및 콘택홀의 내부에 접착층(14)으로서 Ti/TiN막을 소정의 두께로 증착하고, 그 위에 텅스텐 막(16)을 1000Å 이상의 두께로 증착한다.Referring to FIG. 1, a silicon oxide film is formed as an insulating film 12 on the entire surface of a semiconductor substrate 10 to a thickness of 500 to 2000 Å, and then the insulating film 12 is etched by a photolithography process to form contact holes. Thereafter, a Ti / TiN film is deposited to a predetermined thickness as an adhesive layer 14 on the top of the insulating film 12 and inside the contact hole, and a tungsten film 16 is deposited thereon to a thickness of 1000 angstroms or more.
도 2를 참조하면, 전면 건식 식각 또는 CMP(chemical mechanical polishing)등의 방법으로 에치백하여 상기 콘택홀에만 텅스텐 막이 남게 함으로써 텅스텐 플러그(16A)를 형성하여 금속 배선을 형성한다. 이 때, 텅스텐막(16)의 에치백 공정에 있어서 셀 어레이 영역과 주변 회로 영역과의 단차를 극복하기 위하여 일단 텅스텐 막(16)의 에치백 공정에 있어서 셀 어레이 영역과 주변 회로 영역과의 단차를 극복하기 위하여 일단 텅스텐 막(16)의 벌크 에칭 및 오버에칭을 행하게 된다. 여기서, 일단 상기 텅스텐 막(16)의 벌크 에칭을 행하고 나면, 텅스텐 막(16)중 콘택홀 내에 남아 있는 부분에 의해 콘택홀 내에 텅스텐 플러그(16A)가 형성되고, 셀 어레이 영역과 주변 회로 영역에서의 단차 부분에서는 텅스텐 막(16)의 잔류층(16B)이 남아 있게 된다.Referring to FIG. 2, a tungsten plug 16A is formed by leaving a tungsten film only on the contact hole by etching back by a dry etching method or a chemical mechanical polishing (CMP) method to form a metal wiring. At this time, in order to overcome the step difference between the cell array region and the peripheral circuit region in the etch-back process of the tungsten film 16, the step difference between the cell array region and the peripheral circuit region in the etch- The bulk etching and the over-etching of the tungsten film 16 are performed. Here, once the bulk etching of the tungsten film 16 is performed, the tungsten plug 16A is formed in the contact hole by the portion of the tungsten film 16 remaining in the contact hole, and the tungsten plug 16A is formed in the cell array region and the peripheral circuit region The remaining layer 16B of the tungsten film 16 remains.
도 3은 텅스텐 막(16)에 대하여 오버 에칭을 행한 후의 결과를 도시한 것이다. 도 3에 도시한 바와 같이, 텅스텐 막(16)을 오버에칭하는 경우에는 상기 도 2를 참조하여 설명한 바와 같은 잔류층(16B)이 형성되는 것은 방지할 수 있으나, 접착층(14)으로 사용된 상기 Ti/TiN막이 손상되고, 노출된 Ti/TiN막이 F 함유 가스(예를 들면, SF6)와 반응하여 TiFx와 같은 폴리머를 형성함으로써 반응 챔버 또는 웨이퍼상에 파티클 소스로 작용할 수 잇으며, 표면이 리세스(recess)된 텅스텐 플러그(16C)가 형성되는 문제를 발생한다.Fig. 3 shows the results after over-etching the tungsten film 16. Fig. As shown in FIG. 3, when the tungsten film 16 is over-etched, it is possible to prevent the residual layer 16B as described with reference to FIG. 2 from being formed. However, Ti / TiN film is damaged, it was exposed Ti / TiN film F containing gas (e.g., SF 6) and the reaction can function as a particle source in a reaction chamber or a wafer, by forming the same polymer as TiF x Et, surface A problem arises that a recessed tungsten plug 16C is formed.
따라서, 이와 같은 손상을 최소화하기 위하여 충분한 오버에칭을 할 수 없다. 따라서, 셀 어레이 영역과 주변회로 영역에서의 단차 부분에서 텅스텐 막(16)의 잔류층(16B)이 남아 있는 것을 피할 수 없다.Therefore, sufficient over-etching can not be performed to minimize such damage. Therefore, it is unavoidable that the residual layer 16B of the tungsten film 16 remains at the stepped portion in the cell array region and the peripheral circuit region.
도 4는 상기 텅스텐 막(16)에 대하여 오버 에칭을 행하지 않고, 상기 텅스텐 막(16)의 잔류층(16B)이 형성된 상태에서 배선층 형성을 위하여 금속 합금, 예를 들면 A1 합금을 증착한 결과를 나타낸 것이다.4 shows a result of depositing a metal alloy, for example, an Al alloy for forming a wiring layer in a state where the residual layer 16B of the tungsten film 16 is formed, without performing overetching on the tungsten film 16 .
상기한 바와 같이, 종래 기술에 의한 배선 형성 방법에서는 콘택 형성을 위한 도전막, 예를 들면 텅스텐 막의 에치백 공정에 있어서 셀 어레이 영역과 주변 회로 영역과의 단차를 극복하기 위하여 도전막을 오버에칭하는 경우에 접착층으로 사용된 Ti/TiN막이 손상되고 텅스텐 플러그의 표면 일부가 손실되어 리세스되는 현상이 발생되므로, 충분한 오버에칭을 할 수 없고 후속 공정에서 배선층 형성을 위하여 금속 합금을 증착할 때 셀 어레이 영역과 주변 회로 영역과의 단차 부분에서 잔류층이 남아 있는 것을 피할 수 없다.As described above, in the conventional wiring formation method, in order to overcome the step difference between the cell array region and the peripheral circuit region in the etch back process of a conductive film for forming a contact, for example, a tungsten film, The Ti / TiN film used as the adhesive layer is damaged, and a part of the surface of the tungsten plug is lost to be recessed. As a result, sufficient overetching can not be performed. When a metal alloy is deposited for forming a wiring layer in a subsequent process, It is inevitable that the residual layer remains at the step portion between the peripheral circuit region and the peripheral circuit region.
따라서, 본 발명의 목적은 콘택 형성을 위한 도전막의 에치백 공정시 충분한 오버에칭이 가능하고, 도전막에 의해 형성된 콘택 플러그에서 표면이 리세스되는 손실을 최소화할 수 있는 반도체 장치의 배선 형성 방법을 제공하는 것이다.SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a method of forming a wiring of a semiconductor device capable of sufficiently over etching during the etching back process of a conductive film for forming a contact and minimizing the loss of the surface being recessed in the contact plug formed by the conductive film .
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 적층된 절연막에 콘택홀을 형성하는 단계와, 상기 절연막의 상부 및 상기 콘택홀의 내부에 접착층을 소정의 두께로 증착하는 단계와, 상기 결과물상에 상기 콘택홀이 매립되기에 충분한 두께로 콘택 형성용 도전 물질층을 증착하는 단계와, 에칭 가스로서 SF6/Ar 가스를 사용하고, 100 ~ 500 밀리토르 (mm Torr)의 압력, 500 ~ 1000 W의 파워 조건하에서 상기 도전 물질층의 일부를 건식 에칭하여 1차 에칭된 도전 물질층을 형성하는 단계와, 에칭 가스로서 SF6/He 가스를 사용하고, 100 ~ 500 밀리토르의 압력, 10 ~ 500 W의 파워 조건하에서 상기 1차 에칭된 도전 물질층을 오버에칭하는 단계와, 상기 결과물상에 배선층 형성을 위한 금속 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법을 제공한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, including: forming a contact hole in an insulating film stacked on a semiconductor substrate; depositing an adhesive layer on the insulating film and the contact hole to a predetermined thickness; pressure, 500 to 1000 in steps and, Torr (mm Torr) using a SF 6 / Ar gas, 100-500 ms as an etching gas for depositing a conductive material layer for a contact formed of a sufficient thickness to become embedded the contact holes Forming a first etched conductive material layer by dry etching a portion of the layer of conductive material under a power condition of 100 W to 500 W, using a SF 6 / He gas as an etching gas, Over-etching the first-etched conductive material layer under a 500 W power condition, and depositing a metal material for forming a wiring layer on the resultant. A wiring forming method is provided.
바람직하게는, 상기 접착층은 Ti/TiN막이고, 상기 콘택 형성용 도전 물질층을 증착하는 단계에서 도전 물질로서 텅스텐을 사용하고, 상기 배선층 형성을 위한 금속 물질을 증착하는 단계에서 금속 물질로서 A1 합금을 사용한다.Preferably, the adhesive layer is a Ti / TiN film. In the step of depositing the contact-forming conductive material layer, tungsten is used as a conductive material. In the step of depositing a metal material for forming the wiring layer, Lt; / RTI >
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 5 내지 도 8은 본 발명에 따른 금속 배선 형성 방법을 설명하기 위한 단면도들이다.5 to 8 are cross-sectional views illustrating a method of forming a metal wiring according to the present invention.
도 5는 콘택홀이 형성된 반도체 기판상에 텅스텐 막을 증착하는 단계를 나타낸다. 구체적으로 설명하면, 반도체 기판(100) 전면에 절연막(110)으로서 실리콘 산화막을 500~2000Å 두께로 형성한 후 사진 식각 공정에 의해 상기 절연막(110)을 에칭하여 콘택홀을 형성한다. 그 후, 상기 절연막(110)의 상부 및 콘택홀의 내부에 접착층(112)으로서 Ti/TiN막을 소정의 두께로 증착하고, 그 위에 금속 배선 형성을 위한 텅스텐 막(114)을 1000Å 이상의 두께로 증착한다.5 shows a step of depositing a tungsten film on a semiconductor substrate on which a contact hole is formed. More specifically, a silicon oxide film is formed as an insulating film 110 on the entire surface of the semiconductor substrate 100 to a thickness of 500 to 2000 Å, and then the insulating film 110 is etched by a photolithography process to form contact holes. Thereafter, a Ti / TiN film is deposited to a predetermined thickness as an adhesive layer 112 on the insulating film 110 and the contact hole, and a tungsten film 114 for forming a metal wiring is deposited thereon to a thickness of 1000 ANGSTROM or more .
도 6은 상기 텅스텐 막(114)을 벌크 에칭하는 단계를 나타낸다. 구체적으로 설명하면, 플라즈마를 이용한 건식 에칭에 의하여 에칭 가스로서 SF6/Ar 가스를 이용하고, 에칭 조건으로서 높은 압력, 바람직하게는 100 ~ 500 밀리토르(mm Torr)의 압력과, 높은 파워, 바람직하게는, 500 ~ 1000Å W의 파워를 이용하는 조건하에서 상기 텅스텐 막(114)을 벌크 에칭하여, 상기 접착층(112) 위에 소량의 텅스텐 막이 남아있는 상태의 1차 에칭된 텅스텐 막(114A)을 형성한다.FIG. 6 shows a step of bulk etching the tungsten film 114. More specifically, SF 6 / Ar gas is used as an etching gas by dry etching using a plasma, and a high pressure, preferably 100 to 500 milliTorr (mm Torr) , The tungsten film 114 is bulk-etched under a condition of using a power of 500 to 1000 ANGSTROM to form a first etched tungsten film 114A in a state where a small amount of tungsten film remains on the adhesive layer 112 .
도 7은 상기 1차 에칭된 텅스텐 막(114A)을 에칭 종말점까지 에칭하는 단계를 나타낸다. 구체적으로 설명하면, Ti/TiN막으로 이루어지는 상기 접착층(112)과의 에칭 선택비를 제공할 수 있는 SF6/He 가스를 에칭 가스로 사용하고, 에칭 조건으로서 높은 압력, 바람직하게는 100 ~ 500 밀리토르(mm Torr)의 압력과, 낮은 파워, 바람직하게는, 10 ~ 500 W의 파워를 이용하는 조건하에서, 상기 접착층(112)과의 사이에 소정의 선택비를 가지고 상기 1차 에칭된 텅스텐 막(114A)을 에칭 종말점까지 에칭한다. 그 결과, 표면이 평탄한 영역에서는 상기 접착층(112) 상부의 텅스텐 막이 모두 제거된 상태에서 상기 콘택홀 내에 텅스텐 플러그(114B)가 형성되고, 셀 어레이 영역과 주변 회로 영역 사이에서 단차가 형성된 부분에는 상기 1차 에칭된 텅스텐 막(114A)의 잔류층(114C)이 남게 된다.7 shows the step of etching the primary etched tungsten film 114A to the etching end point. Specifically, SF 6 / He gas, which can provide an etching selectivity to the adhesive layer 112 made of a Ti / TiN film, is used as an etching gas, and the etching condition is a high pressure, preferably 100 to 500 The tungsten film having the predetermined etching selectivity with the adhesive layer 112 under the condition of using a pressure of millitorr (mm Torr) and a low power, preferably 10 to 500 W, (114A) is etched to the etching end point. As a result, in the region where the surface is flat, the tungsten plug 114B is formed in the contact hole in a state in which the tungsten film on the upper portion of the adhesive layer 112 is completely removed. In the portion where the step is formed between the cell array region and the peripheral circuit region, The residual layer 114C of the primary etched tungsten film 114A remains.
그 후, 상기 도 7의 결과물에 대하여 오버 에칭 단계로 진행하기 전에 상기 결과물을 냉각시킨다. 상기 결과물을 냉각시키는 방법으로서, 별도의 스테이지에서 상기 결과물을 방치하거나 강제 냉각시킴으로서 웨이퍼의 온도를 실온으로 하강시킬 수 있다. 또는, 별도의 스테이지를 사용하지 않고 에칭을 행한 반응 챔버 내에서 그 대로 방치하는 것도 가능하며, 다른 방법으로서 건식 에칭이 아닌 다른 공정을 진행하는 경우에 그 공정을 진행함으로써 저절로 냉각될 수도 있다. 예를 들면, 스핀 스크러버(spin scrubber)를 사용하여 에칭 공정중에 발생된 파티클을 제거하면서 웨이퍼를 냉각시킬 수도 있다. 이와 같이, 상기 결과물을 냉각시키는 공정을 삽입함으로써, 후속의 오버 에칭 공정시에 텅스텐 플러그가 손실되어 그 표면에 리세스가 발생하는 것을 최소화할 수 있다.Thereafter, the resultant of FIG. 7 is cooled before proceeding to an over-etching step. As a method of cooling the resultant product, the temperature of the wafer can be lowered to room temperature by leaving the resultant product on a separate stage or performing forced cooling. Alternatively, it is possible to leave the reaction chamber in the etching chamber without using a separate stage, and as another method, when the process other than the dry etching is carried out, the process may be performed and the substrate may be spontaneously cooled. For example, a spin scrubber may be used to cool the wafer while removing particles generated during the etching process. Thus, by inserting the step of cooling the resultant product, it is possible to minimize the occurrence of recesses on the surface of the tungsten plug due to the loss of the tungsten plug in the subsequent overetching step.
도 8은 상기 도 7의 결과물을 냉각시킨 후에 상기 잔류층(114C)을 제거하기 위하여 실시하는 오버 에칭 단계를 나타낸 것이다. 이 단계에서는 Ti/TiN막으로 이루어지는 상기 접착층(112)에 대하여 에칭 선택비가 큰 조건에서 오버 에칭을 행함으로써 상기 텅스텐 플러그(114B)의 손실 없이 상기 잔류층(114C)을 제거하여야 한다. 이를 위하여, 이 단계에서 에칭 가스로서 SF6/He 가스를 사용하고, 에칭 조건으로서 높은 압력, 바람직하게는 100 ~ 500 밀리토르(mm Torr)의 압력과, 낮은 파워, 바람직하게는, 10 ~ 500 W의 파워를 이용하여 상기 결과물에 대하여 오버 에칭을 행하여, 상기 잔류층(114C)을 제거한다. 이 때, 상기 텅스텐 플러그(114B)는 상기 냉각 단계를 거친 결과에 의해 그 손실이 억제된다.FIG. 8 shows an overetching step performed to remove the residual layer 114C after cooling the product of FIG. In this step, the residual layer 114C must be removed without losing the tungsten plug 114B by performing overetching on the adhesive layer 112 made of the Ti / TiN film under a condition with a high etching selection ratio. To this end, SF 6 / He gas is used as the etching gas at this stage and etching conditions such as a high pressure, preferably a pressure of 100 to 500 milliTorr (mm Torr) and a low power, The resultant is subjected to overetching using the power of W to remove the residual layer 114C. At this time, the loss of the tungsten plug 114B is suppressed by the result of the cooling step.
도 9는 상기 결과물상에 금속 배선층을 형성하는 단계를 나타낸다. 구체적으로 설명하면, 상기 도 8의 결과물상에 배선층 형성을 위하여 금속 합금, 예를 들면 A1 합금으로 이루어지는 배선층(120)을 증착한다.Fig. 9 shows a step of forming a metal wiring layer on the resultant product. More specifically, a wiring layer 120 made of a metal alloy, for example, an Al alloy is deposited on the resultant structure shown in FIG. 8 to form a wiring layer.
상기한 바와 같은 본 발명의 바람직한 실시예에 따르면, 콘택 형성을 위한 도전막의 에치백 공정시 충분한 오버에칭이 가능하여 도전막에 의해 형성된 콘택 플러그에서 표면이 리세스되는 현상을 방지할 수 있고, 접착층과의 고선택적인 에칭 방법에 의해 접착층의 손실을 방지함으로써 도전막의 에치백 공정시에 파티클 발생을 최소화할 수 있다.According to the preferred embodiment of the present invention as described above, it is possible to sufficiently over-etch during the etching back process of the conductive film for the contact formation, thereby preventing the surface from being recessed from the contact plug formed by the conductive film, It is possible to minimize the generation of particles during the etch-back process of the conductive film by preventing the loss of the adhesive layer by a highly selective etching method.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.It is obvious that the present invention is not limited to the above embodiments and that many modifications are possible within the technical scope of the present invention by those skilled in the art.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960031049A KR980011900A (en) | 1996-07-29 | 1996-07-29 | METHOD FOR FORMING METAL WIRING IN SEMICONDUCTOR |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960031049A KR980011900A (en) | 1996-07-29 | 1996-07-29 | METHOD FOR FORMING METAL WIRING IN SEMICONDUCTOR |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR980011900A true KR980011900A (en) | 1998-04-30 |
Family
ID=66249411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960031049A KR980011900A (en) | 1996-07-29 | 1996-07-29 | METHOD FOR FORMING METAL WIRING IN SEMICONDUCTOR |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR980011900A (en) |
-
1996
- 1996-07-29 KR KR1019960031049A patent/KR980011900A/en not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7799693B2 (en) | Method for manufacturing a semiconductor device | |
| US5952723A (en) | Semiconductor device having a multilevel interconnection structure | |
| US7256137B2 (en) | Method of forming contact plug on silicide structure | |
| JP4094073B2 (en) | Method for manufacturing a semiconductor device | |
| KR100493486B1 (en) | Method for etching a conductive layer | |
| US5700740A (en) | Prevention of corrosion of aluminum interconnects by removing corrosion-inducing species | |
| US20220020642A1 (en) | Ald (atomic layer deposition) liner for via profile control and related applications | |
| JPH10189482A (en) | Method for forming conductive plug in contact hole | |
| US6645864B1 (en) | Physical vapor deposition of an amorphous silicon liner to eliminate resist poisoning | |
| JP3202657B2 (en) | Method for manufacturing semiconductor device | |
| US20040188842A1 (en) | Interconnect structure | |
| US6057230A (en) | Dry etching procedure and recipe for patterning of thin film copper layers | |
| US7125809B1 (en) | Method and material for removing etch residue from high aspect ratio contact surfaces | |
| KR980011900A (en) | METHOD FOR FORMING METAL WIRING IN SEMICONDUCTOR | |
| KR100681267B1 (en) | Method for forming contact in semiconductor processing | |
| US5930670A (en) | Method of forming a tungsten plug of a semiconductor device | |
| US5980979A (en) | Method for consistently forming low resistance contact structures involving the removal of adhesion layer particles blocking via openings | |
| JPH11288923A (en) | Trench forming method and manufacture thereof | |
| JP3317279B2 (en) | Method for manufacturing semiconductor device | |
| KR100452070B1 (en) | Method of forming interconnection | |
| KR0154190B1 (en) | Formation method of tungsten plug in semiconductor device | |
| KR100453956B1 (en) | Method for manufacturing metal line of semiconductor device | |
| KR0148293B1 (en) | Fabricating method of semiconductor device | |
| JP3567635B2 (en) | Contact formation method | |
| KR100480570B1 (en) | Method for forming tungsten plug for semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |