KR980011456A - Data output circuit of the built-in memory device - Google Patents
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Abstract
본 발명은 내장된 메모리 장치의 데이타 출력회로를 공개한다. 그 회로는 동적 메모리 장치, 로직 게이트, 및 복수개의 패드를 하나의 칩에 구비하고 상기 복수개의 패드들 각각에 연결되어 데이타를 출력하기 위한 내장된 메모리 장치의 데이타 출력회로에 있어서, 출력되는 한쌍의 데이타의 전송을 제어하기 위한 스위칭 수단, 상기 스위칭수단으로 부터 전송되는 한쌍의 데이타를 전송하기 위하여 한쌍의 데이타 선을 프리차아지하기 위한 프리차아지 수단, 상기 스위칭 수단을 통하여 전송되는 한쌍의 데이타를 각각 래치하기 위한 래치수단, 상기 래치수단에 래치된 데이타를 비논리곱하고, 비논리곱된 신호와 제어신호를 논리곱하여 인에이블 신호를 발생하기 위한 인에이블 신호 발생수단, 및 상기 제어신호 및 상기 인에이블 신호에 응답하여 상기 래치수단에 래치된 데이타를 상기 칩의 외부로 출력하기 위한 데이타 출력수단으로 구성되어 있다. 따라서, 칩 내부의 데이타의 상태와 칩 외부의 데이타의 상태를 항상 동일하게 유지할 수 있고, 내장된 메모리 장치의 데이타까지의 속도를 측정하기가 쉬워진다.The present invention discloses a data output circuit of a built-in memory device. The circuit includes a dynamic memory device, a logic gate, and a data output circuit of a built-in memory device having a plurality of pads on one chip and connected to each of the plurality of pads for outputting data, A switching means for controlling the transmission of data; a precharging means for precharging a pair of data lines to transmit a pair of data transmitted from the switching means; a pair of data transmitted through the switching means; An enable signal generating means for generating an enable signal by logically multiplying the non-inverted multiplied signal and the control signal by multiplying the data latched by the latch means by non-multiplication, and an enable signal generating means for generating the enable signal, To output the data latched by the latch means to the outside of the chip It consists of a data output means. Therefore, the state of the data inside the chip and the state of the data outside the chip can always be kept the same, and it is easy to measure the speed up to the data of the built-in memory device.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is a trivial issue, I did not include the contents of the text.
본 발명은 내장된 메모리 장치에 관한 것으로, 특히 내장된 메모리 장치의 데이타 출력회로에 관한 것이다.The present invention relates to a built-in memory device, and more particularly to a data output circuit of an embedded memory device.
고집적도의 로직 게이트와 고밀도의 동적 메모리 장치를 하나의 칩내에 내장한 내장된 메모리(embedded memory) 장치의 특징은 메모리 버스의 병목과 신호 전달 시간을 줄일 수 있고, 칩 내부의 버스확장을 통한 대역(bandwidth)을 증가시켜 시스템의 성능을 향상시키며, 또한 시스템 보드 면적을 줄여 비용 절감 효과를 주는 장점을 가지고 있다. 이와같은 내장된 메모리 장치는 내부의 메모리 장치에서 발생한 데이타를 메모리 장치의 테스트를 목적으로 칩의 외부로 전달하기 위하여 입/출력 버퍼를 사용한다. 입/출력 버퍼는 내부의 메모리 장치에서 발생한 데이타를 입/출력 버퍼 인에이블신호에 응답하여 칩의 외부로 전달하게 된다. 이때 내부의 메모리 장치의 성능을 제대로 알아내기 위해서는 입/출력 버퍼가 내부의 메모리 장치에서 발생한 데이타 및 상태를 그대로 칩의 외부로 전달하는 것이 중요하다.An embedded memory device that incorporates highly integrated logic gates and high density dynamic memory devices in a single chip can reduce memory bus bottlenecks and signal propagation time, (bandwidth) to improve the performance of the system, and also has the advantage of reducing the system board area and cost savings. Such an embedded memory device uses an input / output buffer to transfer data generated in an internal memory device to the outside of the chip for testing of the memory device. The input / output buffer transfers data generated in the internal memory device to the outside of the chip in response to the input / output buffer enable signal. In order to accurately determine the performance of the internal memory device, it is important that the I / O buffer transfers the data and the state of the internal memory device to the outside of the chip.
종래의 내장된 메모리 장치에서는 내부의 데이타를 칩의 외부로 전달하는 입/ 출력 버퍼를 제어하기 위하여 메모리 장치에서 사용하던 데이타 출력버퍼 제어신호를 그대로 사용하였다. 이때, 내부 데이타는 전기적으로 플로팅(floting) 상태인데도 데이타 출력 버퍼 제어신호가 활성화되어 입/출력 버퍼의 내부 데이타 노드의 전압에 따라 칩 외부를 구동하였다. 따라서, 내부 데이타 노드와 칩 외부의 데이타가 달라질 수 있게 되어 메모리 장치의 테스트시에 문제가 될 수 있었다.In the conventional embedded memory device, the data output buffer control signal used in the memory device is used as it is to control the input / output buffer for transferring the internal data to the outside of the chip. At this time, although the internal data is electrically flotated, the data output buffer control signal is activated to drive the outside of the chip according to the voltage of the internal data node of the input / output buffer. Therefore, the internal data node and the data outside the chip may be different, which may be a problem in testing the memory device.
도1은일반적인 동적 메모리 장치와 로직 게이트가 하나의 칩으로 구성된 내장된 메모리 장치의 칩의 블럭도로서, 동적 메모리 장치(DRAM)(10), 인터페이스부(12), 로직 게이트(14), 입/출력 버퍼(16), 및 패드(18)로 구성된 칩(20)으로 구성되어 있다.Figure 1 is a block diagram of a chip of an embedded memory device in which a general dynamic memory device and a logic gate are comprised of a single chip and includes a dynamic memory device (DRAM) 10, an interface portion 12, a logic gate 14, / Output buffer 16, and a pad 18. As shown in Fig.
도2는 종래의 내장된 메모리 장치의 데이타 출력회로의 회로도로서, 스위치들(S1, S2), 인버터들(30, 32, 34, 36, 40, 46), PMOS트랜지스터들(37, 38, 48), NOR게이트들(42, 44), NAND게이트(54), AND게이트(56), NMOS트랜지스터(50), 및 3상태 인버터(52)로 구성되어 있다. 도2에서, 3상태 인버터(52)가 도1에 나타낸 입/출력 버퍼(16)에 해당한다.2 is a circuit diagram of a data output circuit of a conventional built-in memory device, which includes switches S1 and S2, inverters 30, 32, 34, 36, 40 and 46, PMOS transistors 37, NOR gates 42 and 44, a NAND gate 54, an AND gate 56, an NMOS transistor 50, In FIG. 2, the tri-state inverter 52 corresponds to the input / output buffer 16 shown in FIG.
도3a-e는 도2에 나타낸 회로의 각 부 출력파형을 나타내는 것으로, 도3a는 신호(PTRST)의 파형, 도3b는 신호(FDB)의 파형, 도3c는 신호(FDBB)의 파형, 도3d는 신호(A)의 파형, 도3e는 3상태 인버터의 출력파형을 각각 나타내는 것이다.3A shows waveforms of the signal PTRST, FIG. 3B shows the waveform of the signal FDB, FIG. 3C shows the waveform of the signal FDBB, and FIG. 3d is a waveform of the signal A, and Fig. 3E is an output waveform of the tri-state inverter.
도2 및 도3a-e를 이용하여 동작을 설명하면 다음과 같다.The operation will be described with reference to FIGS. 2 and 3A-E.
제어신호(PTRST)가 로우레벨에서 하이레벨로 되고, 로우레벨의 데이타가 입력된다고 가정한다. 데이타가 입력되기 전에, 로우레벨의 프리차아지 신호에 응답하여 PMOS트랜지스터들(37, 38)이 온되어 데이타 선들이 프리차아지된다. 이때, NOR게이트(42, 44)의 출력신호는 모두 로우레벨이 된다. 그리고, 인버터(46)의 출력신호는 하이레벨이 된다. 그래서, PMOS트랜지스터(48) 및 NMOS트랜지스터(50)은 모두 오프되고 신호(A)는 하이 임피이던스 상태로 된다. 이때, 제어신호(PTRST)가 하이레벨이므로 3상태 인버터(52)는 신호(A)의 플로팅 상태를 감지하여 외부로 무효한 신호를 출력하게 된다. 다음, 스위치들(S1, S2)가 온되어 상보적인 데이타(DIO, DIOB)가 입력되고, 신호(A)가 하이레벨이 되어 3상태 인버터(52)의 출력신호는 로우레벨이 되게 된다.It is assumed that the control signal PTRST is changed from the low level to the high level, and the low level data is input. Before the data is input, the PMOS transistors 37 and 38 are turned on in response to the low level precharge signal to precharge the data lines. At this time, all the output signals of the NOR gates 42 and 44 become low level. Then, the output signal of the inverter 46 becomes a high level. Thus, both the PMOS transistor 48 and the NMOS transistor 50 are turned off, and the signal A becomes a high impedance state. At this time, since the control signal PTRST is at a high level, the 3-state inverter 52 senses the floating state of the signal A and outputs an invalid signal to the outside. Next, the switches S1 and S2 are turned on to input the complementary data DIO and DIOB, and the signal A becomes high level, so that the output signal of the three-state inverter 52 becomes low level.
따라서, 종래의 데이타 출력회로는 제어신호(PTRST)가 하이레벨로 되고 난 후 로우레벨의 데이타가 출력되기까지의 기간(td)동안에 무효한 데이타의 출력이 발생할 수도 있다는 문제점이 있다. 이와같은 문제점은 메모리의 테스트시에 칩 내부의 메모리 속도를 예측하기가 힘들게 한다.Therefore, in the conventional data output circuit, there is a problem that invalid data may be output during the period td after the control signal PTRST is set to the high level and the low-level data is output. Such a problem makes it difficult to predict the memory speed inside the chip when testing the memory.
본 발명의 목적은 칩 내부의 데이타와 칩 외부의 데이타를 항상 일치시켜 메모리 장치를 효율적으로 테스트할 수 있는 내장된 메모리 장치의 데이타 출력회로를 제공하는데 있다.It is an object of the present invention to provide a data output circuit of a built-in memory device which can efficiently test a memory device by always matching data inside the chip with data outside the chip.
이와같은 목적을 달성하기 위한 본 발명의 내장된 메모리 장치의 데이타 출력회로는 동적 메모리 장치, 로직 게이트, 및 복수개의 패드를 하나의 칩에 구비하고 상기 복수개의 패드들 각각에 연결되어 데이타를 출력하기 이한 내장된 메모리 장치의 데이타 출력회로에 있어서, 출력되는 한쌍의 데이타의 전송을 제어하기 위한 스위칭 수단, 상기 스위칭수단으로 부터 전송되는 한쌍의 데이타를 전송하기 위하여 한쌍의 데이타 선을 프리차아지하기 위한 프리차아지 수단, 상기 스위칭 수단을 통하여 전송되는 한쌍의 데이타를 각각 래치하기 위한 래치수단, 상기 래치수단에 래치된 데이타를 비논리곱하고, 비논리곱된 신호와 제어신호를 논리곱하여 인에이블 신호를 발생하기 위한 인에이블 신호 발생수단, 및 상기 제어신호 및 상기 인에이블 신호에 응답하여 상기 래치수단에 래치된 데이타를 상기 칩의 외부로 출력하기 위한 데이타 출력수단을 구비한 것을 특징으로 한다.According to an aspect of the present invention, there is provided a data output circuit of a built-in memory device including a dynamic memory device, a logic gate, and a plurality of pads on a single chip, A data output circuit of a built-in memory device, comprising: switching means for controlling transmission of a pair of data to be output; means for precharging a pair of data lines to transmit a pair of data transmitted from the switching means; Latch means for latching a pair of data transmitted through the switching means, non-parity multiplying the data latched by the latch means, and logical multiplication of the non-multiplied signal and the control signal to generate an enable signal An enable signal generating means for generating a control signal and an enable signal, In response it characterized in that it includes a data output means for outputting the data latched in the latch means to the outside of the chip.
제1도는 일반적인 동적 메모리 장치와 로직 게이트가 하나의 칩으로 구성된 내장된 메모리 장치의 칩의 블럭도이다.FIG. 1 is a block diagram of a chip of a built-in memory device in which a general dynamic memory device and a logic gate are comprised of a single chip.
제2도는 종래의 내장된 메모리 장치의 데이타 출력회로도이다.Figure 2 is a data output circuit diagram of a conventional embedded memory device.
제3a-e도는 도2에 나타낸 회로의 각 부 출력파형을 나타내는 것이다.3a-e show the respective output waveforms of the circuit shown in Fig.
제4도는 본 발명의 내장된 메모리 장치의 데이타 출력회로도이다.FIG. 4 is a data output circuit diagram of the embedded memory device of the present invention. FIG.
제5a-f도는 나타낸 회로의 각부 출력 파형을 나타내는 것이다.5a-f show the output waveforms of each part of the circuit shown.
첨부된 도면을 참고로 하여 본 발명의 내장된 메모리 장치의 데이타 출력회로를 설명하면 다음과 같다.The data output circuit of the built-in memory device of the present invention will now be described with reference to the accompanying drawings.
도4는 본 발명의 내장된 메모리 장치의 데이타 출력회로의 회로도로서, 도2에 나타낸 종래의 데이타 출력회로에 NAND게이트(54), 및 AND게이트(56)를 추가하여 구성되어 있다.4 is a circuit diagram of a data output circuit of the built-in memory device of the present invention. The NAND gate 54 and the AND gate 56 are added to the conventional data output circuit shown in FIG.
도5a-f도는 도4에 나타낸 회로의 각부 출력 파형을 나타내는 것으로, 도5a는 신호(PTRST)의 파형, 도5b는 신호(FDB)의 파형, 도5c는 신호(FDBB)의 파형, 도5d는 신호(A)의 파형, 도5e는 신호(POUT_EN)의 파형, 도6f는 3상태 인버터의 출력파형을 각각 나타내는 것이다.5A is a waveform of the signal PTRST, FIG. 5B is a waveform of the signal FDB, FIG. 5C is a waveform of the signal FDBB, and FIG. 5D is a waveform of the signal FDBB. FIG. 5E shows the waveform of the signal POUT_EN, and FIG. 6F shows the output waveform of the tri-state inverter, respectively.
도4 및 도5a-f를 이용하여 본 발명의 데이타 출력회로의 동작을 설명하면 다음과 같다.The operation of the data output circuit of the present invention will now be described with reference to FIGS. 4 and 5A-5F.
제어신호(PTRST)가 로우레벨에서 하이레벨로 되고, 로우레벨의 데이타가 입력된다고 가정한다. 데이타가 입력되기 전에, 로우레벨의 프리차아지 신호에 응답하여 PMOS트랜지스터들(37, 38)이 온되어 데이타 선들이 프리차아지된다. 이때, NOR게이트들(42, 44)의 출력신호는 모두 로우레벨이 된다. 그리고, 인버터(46)의 출력신호는 하이레벨이 된다. 그래서, PMOS트랜지스터(48) 및 NMOS트랜지스터(50)은 모두 오프되고 신호(A)는 하이 임피이던스 상태로 된다. 이때, NAND게이트(54)의 출력신호가 로우레벨이 되고, 또한, AND게이트(56)의 출력신호(POUT_EN)가 로우레벨이 되어 3상태 인버터(52)는 디스에이블된다. 따라서, 신호(A)의 플로팅 상태가 칩 외부로 출력될 수 없게 된다. 즉, 칩 외부로 영향을 미치지 않게 된다. 다음, 스위치들(S1, S2)가 온되어 상보적인 데이타(DIO, DIOB)가 입력되고, 신호(A)가 하이레벨이 되어 3상태 인버터(52)의 출력신호는 로우레벨이 되게 된다.It is assumed that the control signal PTRST is changed from the low level to the high level, and the low level data is input. Before the data is input, the PMOS transistors 37 and 38 are turned on in response to the low level precharge signal to precharge the data lines. At this time, the output signals of the NOR gates 42 and 44 are all at the low level. Then, the output signal of the inverter 46 becomes a high level. Thus, both the PMOS transistor 48 and the NMOS transistor 50 are turned off, and the signal A becomes a high impedance state. At this time, the output signal of the NAND gate 54 becomes low level, and the output signal POUT_EN of the AND gate 56 becomes low level, so that the tri-state inverter 52 is disabled. Therefore, the floating state of the signal A can not be output to the outside of the chip. That is, it does not affect the outside of the chip. Next, the switches S1 and S2 are turned on to input the complementary data DIO and DIOB, and the signal A becomes high level, so that the output signal of the three-state inverter 52 becomes low level.
본 발명의 데이타 출력회로는 입력된 데이타가 출력단까지 전송되었을 때, 3상태 인버터를 인에이블시켜 데이타를 외부로 출력할 수 있다.The data output circuit of the present invention enables the tri-state inverter to output data to the outside when the input data is transmitted to the output terminal.
따라서, 칩 내부의 데이타의 상태와 칩 외부의 데이타의 상태를 항상 동일하게 유지할 수 있고, 또한, 내장된 메모리 장치의 내부 데이타까지의 속도를 측정하기가 쉬워진다.Therefore, the state of the data inside the chip and the state of the data outside the chip can always be kept the same, and the speed up to the internal data of the built-in memory device can be easily measured.
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