KR980006940A - 아날로그/디지탈 변화기의 연산 증폭기(Operational Amplifier for Analog to Digital Converter) - Google Patents

Abstract

본 발명은 아날로그/디지탈 변환기에 있어서, 샘플링된 아날로그 입력과 플래쉬를 거쳐 다시 아날로그 신호로 변환된 아날로그 입력을 서로 비교하여 그 차를 증폭하여 출력하는 연산 증폭기에 관한 것으로, 회로적, 공정적, 및 설계상의 매칭 특성의 불균형으로 인하여 발생되는 오프셋을 제거 및 감소시키기 위한 것이다. 본 발명은 스위치와 캐패시터와 차동 증폭기를 부가하여 출력을 궤환시키므로써 발생된 오프셋을 상쇄시켜 감소 또는 게거한다.

Description

아날로그/디지탈 변환기의 연산 증폭기(Operational Amplifier for Analog to Digital Converter)

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명이 적용된 멀티플라잉 덱의 구성도이다.

Claims (5)

1. 샘플링 및 홀드된 아날로그 신호와 플래쉬에서 출력되는 아날로그 신호를 입력으로 하는 캡 어레이(3)를 포함하는 아날로그/디지탈 변환기에 있어서, 상기 캡 어레이(3)의 출력들을 반전 및 비반전 입력으로 하여 차동 증폭하는 제1 차동 증폭기(41), 상기 캡 어레이(3)의 출력단과 제1 차동 증폭기(41)의 반전 및 비반전 입력단과 접지에 연결되어 오프셋 발생 여부를 검출하기 위해 스위칭되는 제1 스위칭부(44), 상기 제1 차동 증폭기(41)의 반전 및 비반전 출력을 반전 및 비반전 입력으로 하여 최종 출력으로 출력 로드(42), 오프셋 발생 여부 검출시 상기 출력 로드(42)의 반전 및 비반전 출력을 입력으로 역궤환시키기 위해 스위칭되는 제2 스위칭부(45), 및 상기 제2 스위칭부(45)를 통해 입력되는 상기 출력 로드(42)의 반전 및 비반전 출력을 입력으로 차동 증폭하여 상기 출력 로드(42)의 반전 및 비반전 입력단자로 출력하여 오프셋에 의해 발생된 전압 차이를 제거하는 제2 차동 증폭기(43)로 구성됨을 특징으로 하는 아날로그/디지탈 변환기의 연산 증폭기
2. 제1항에 있어서, 상기 제2 차동 증폭기(43)의 반전 및 비반전 입력단과 접지에 연결되어 상기 제2 스위칭부(45)가 오프되어도 오프셋 에 의한 전하가 저장되어 있어 계속 오프셋을 상쇄시키는 오프셋 상쇄부(46)를 더 포함함을 특징으로 하는 아날로그/디지탈 변환기의 연산 증폭기
3. 제2항에 있어서, 상기 오프셋 상쇄부(46)는 상기 제2차동 증폭기의 비반전 입력단과 접지에 연결된 제1 캐패시터(C1), 및 상기 제2 차동 증폭기(43)의 반전 입력단과 접지에 연결된 제2 캐패시터(C2)로 구성됨을 특징으로 하는 아날로그/디지탈 변환기의 연산 증폭기
4. 제1항에 있어서, 상기 제1 스위칭부(44)는 상기 제1 차동 증폭기(41)의 비반전 입력단과 접지에 연결되어 오프셋 발생여부를 검출하기 위해 온되는 제1 스위치(S1), 상기 제1 차동 증폭기(41)의 반전 입력단과 접지에 연결되어 오프셋 발생여부를 검출하기 위해 온되는 제2 스위치(S2), 상기 캡 어레이(3)의 입출력단과 제1 차동 증폭기(41)의 비반전 입력단에 연결되어 오프셋 발생 여부를 검출하기 위해 오프되는 제3 스위치(S5), 및 상기 캡 어레이(3)의 타출력단과 제1 차동 증폭기(41)의 반전 입력단에 연결되어 오프셋 발생 여부는 검출하기 위해 오프되는 제4 스위치(S6)로 구성됨을 특징으로 하는 아날로그/디지탈 변환기의 연산 증폭기
5. 제1항에 있어서, 상기 제2 스위칭부(45)는 상기 출력 로드(42)의 비반전 출력단과 상기 제2 차동 증폭기(43)의 비반전 입력단에 연결되어 역궤환을 위해 온되는 제1 스위치(S3), 및 상기 출력 로드(42)의 반전 출력단과 상기 제2 차동 증폭기(43)의 반전 입력단에 연결되어 역궤환을 위해 온되는 제2 스위치(S4)로 구성됨을 특징으로 하는 아날로그/디지탈 변환기의 연산 증폭기

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.