Claims (3)
방송국이나 외부에서 입력되는 영상신호의 페데스탈 레벨이 일정레벨을 유지하도록 영상신호의 레벨을 클램핑하는 클램프 회로와, 상기 입력 영상신호에서 수평 동기신호(H.sync)와 수직 동기신호를 분리하여 반전된 수직 동기신호와 수평 동기신호(H.sync) 및 클램프 펄스(Clamp Pulse)를 출력하는 수직/수평 동기신호 분리부와, 상기 수직/수평 동기신호 분리부의 수평 동기신호(H.sync)와 1/N 분주기의 기준 수평 동기신호(H.ref)의 위상을 비교하여 클럭 발진부의 발진주파수를 제어하는 PLL과, 상기 PLL의 제어하기 클럭펄스(CLK)를 발진하는 클럭 발진부와, 상기 클럭 발진부의 클럭펄스(CLK)를 1/N 분주하는 1/N 분주기를 포함하여 구성된 텔레비젼 수상기에 있어서, 상기 수직/수평 동기신호 분리부에서 출력되는 반전 수직 동기신호의 라이징 에지에서부터 상기 1/N 분주기에서 공급되는 기준 수평 동기신호(H.ref)를 카운팅하여 (9H+aN)다음마다 "하이" 레벨의 스위칭 신호를 출력하는 카운터 A1, A2, A3 …AN; 상기 카운터 A1, A2,A3, AN에서 출력되는 스위칭신호의 라이징 에지에서부터 상기 클럭 발진부에서 공급되는 클럭펄스(CLK)를 카운팅하여 디스플레이구간(nCLK)동안 "하이" 레벨의 스위칭신호를 출력하는 카운터 B1, B2, B2 …BN; 상기 카운터 B1, B2, B3 …BN에서 출력되는 스위칭신호를 조합하여 스위칭신호를 출력하는 오아 게이트; 상기 오아 게이트에서 출력되는 스위칭신호를 의해 클램프 회로에서 출력되는 영상신호와 수직 선형성 조정용 펄스(Vb)를 선택하는 스위칭 IC를 더 포함하여 구성되어짐을 특징으로 하는 수직 선형성 조정용 패턴 발생장치.A clamp circuit for clamping the level of the video signal such that the pedestal level of the video signal input from a broadcasting station or an external source is maintained at a constant level, and a horizontal sync signal (H.sync) and a vertical sync signal are separated from the input video signal, Vertical sync signal And a vertical / horizontal sync signal separator for outputting a horizontal sync signal (H.sync) and a clamp pulse, and a horizontal sync signal (H.sync) and a 1 / N divider for the vertical / horizontal sync signal separator. PLL for controlling the oscillation frequency of the clock oscillator by comparing the phases of the reference horizontal sync signal H.ref of the clock oscillator, a clock oscillator for oscillating the clock pulse CLK of the PLL, and a clock pulse of the clock oscillator ( A television receiver comprising a 1 / N divider for dividing CLK) by 1 / N, the inverted vertical synchronizing signal output from the vertical / horizontal synchronizing signal separation unit; Counters A1, A2, A3, ... that count the reference horizontal sync signal H.ref supplied from the 1 / N divider from the rising edge of < RTI ID = 0.0 > (9H + aN) < / RTI >AN; Counter B1 which counts the clock pulse CLK supplied from the clock oscillator from the rising edge of the switching signals output from the counters A1, A2, A3, and AN and outputs a switching signal of "high" level during the display period nCLK. , B2, B2... BN; The counters B1, B2, B3... An ora gate for outputting a switching signal by combining the switching signal output from the BN; And a switching IC for selecting an image signal output from the clamp circuit and a vertical linearity adjustment pulse (Vb) by the switching signal output from the OR gate.
제1항에 있어서, 상기 카운터 A1, A2, A3 …AN의 입력단에는 수직/수평 동기신호 분리부에서 공급되는 수직동기신호를 차단할 수 있는 조정모드 선택스위치가 연결되어짐을 특징으로 수직 선형성 조정용 패턴 발생장치.2. A counter according to claim 1, wherein the counters A1, A2, A3... At the input of AN, the vertical synchronous signal supplied from the vertical / horizontal sync signal separator Pattern generator for vertical linearity adjustment, characterized in that the adjustment mode selector switch that can be blocked.
제1항에 있어서, 상기 카운터 A1, A2, A3 …AN과, 카운터 B1, B2, B3 …BN는 수직라인에 비례하게 설치되어짐을 특징으로 하는 수직 선형성 조정용 패턴 발생장치.2. A counter according to claim 1, wherein the counters A1, A2, A3... AN, counters B1, B2, B3... BN is a pattern generator for vertical linearity adjustment, characterized in that installed in proportion to the vertical line.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.