KR970077989A - 주파수 합성 장치 - Google Patents

주파수 합성 장치 Download PDF

Info

Publication number
KR970077989A
KR970077989A KR1019960015061A KR19960015061A KR970077989A KR 970077989 A KR970077989 A KR 970077989A KR 1019960015061 A KR1019960015061 A KR 1019960015061A KR 19960015061 A KR19960015061 A KR 19960015061A KR 970077989 A KR970077989 A KR 970077989A
Authority
KR
South Korea
Prior art keywords
transistor
gate
drain
voltage
output
Prior art date
Application number
KR1019960015061A
Other languages
English (en)
Other versions
KR0167311B1 (ko
Inventor
이석준
Original Assignee
문정환
Lg 반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, Lg 반도체주식회사 filed Critical 문정환
Priority to KR1019960015061A priority Critical patent/KR0167311B1/ko
Publication of KR970077989A publication Critical patent/KR970077989A/ko
Application granted granted Critical
Publication of KR0167311B1 publication Critical patent/KR0167311B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 주파수 합성 장치에 관한 것으로, 종래에는 잡음에 취약하여 주파수 합성 장치의 성능을 저하시키는 단점이 있다. 이러한 단점을 개선하기 위하여 본 발명은 각 블럭을 차동 회로로 구현하여 잡음에 강한 특성을 갖도록 창안한 것으로, 본 발명은 외부의 변화에도 일정한 주파수를 발생시킬 수 있으므로 이동통신시스템에 적용할 수 있다.

Description

주파수 합성 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 주파수 합성 장치의 구성도

Claims (11)

  1. 입력신호(fr)를 기준 신호(fo/N)와 비교하여 주파수 또는 위상 오차를 검출하는 위상 주파수 검출수단과, 이 위상 주파수 검출수단의 출력(UP)(DN)을 차동 증폭하여 오차에 해당하는 저주파 전압(Vcon)을 발생시키는 필터링 수단과, 이 필터링 수단의 출력(Vcon)에 해당하는 주파수(fo)를 발생시키는 전압제어 발진 수단과, 이 전압제어 발진 수단의 출력(fo)을 임의의 배수(N)로 분할하여 상기 위상 주파수 검출수단에 기준 신호(fo/N)를 출력하는 신호 분배 수단과, 기준 전압(Vref1∼Vref3)을 상기 전압제어 발진 수단에 입력시키는 기준 전압 생성 수단으로 구성한 것을 특징으로 하는 주파수 합성 장치.
  2. 제1항에 있어서, 위상 주파수 검출수단은 입력신호(Ref)를 클럭으로 하여 전압(Vdd)을 래치함에 의해 업신호(UP)를 출력하는 플립플롭(DFF11)과, 전압제어 발진기(104)의 출력을 클럭으로 하여 전압(Vdd)을 래치함에 의해 다운 신호(DOWN)를 출력하는 디플립플롭(DFF12)과, 상기 업, 다운 신호(UP)(DOWN)를 논리곱하는 앤드 게이트(AN11)와, 이 앤드 게이트(AN11)의 출력을 순차적으로 반전하여 상기 디플립플롭(DFF11)(DFF12)를 리세트시키는 인버터(IN11)(IN12)로 구성한 것을 특징으로 하는 주파수 합성 장치.
  3. 제2항에 있어서, 디플립플롭(DFF11)(DFF12)은 피모스 트랜지스터(M29)(M27)(M23)(M24)(M30)의 소스에 전압(Vdd)을 인가하여 상기 피모스 트랜지스터(M29)(M27)(M23)의 드레인을 상기 피모스 트랜지스터(M24)의 게이트에 공통 접속함과 아울러 그 접속점을 래치(LT2)의 일측 입력단(NA) 및 게이트에 클럭(CK)이 인가된 엔모스 트랜지스터(M25)의 드레인에 공통 접속하고, 상기 트랜지스터(M30)의 드레인에 소스가 접속된 피모스 트랜지스터(M28)의 드레인을 상기 트랜지스터(M24)의 드레인 및 트랜지스터(M23)의 게이트에 공통 접속함과 아울러 그 접속점을 상기 래치(LT2)의 타측 입력단(NB), 게이트에 클럭(CK)이 인가된 엔모스 트랜지스터(M26) 및 게이트에 리세트 신호(R)가 인가된 엔모스 트랜지스터(M33)의 드레인에 공통 접속하며, 상기 트랜지스터(M33)의 소스를 엔모스 트랜지스터(M31)(M21)(M22)의 소스에 공통 접속하여 전압(Vss)을 인가하고, 상기 트랜지스터(M25)의 소스를 상기 트랜지스터(M31)(M21)의 드레인 및 상기 트랜지스터(M22)의 게이트에 공통 접속하며, 상기 트랜지스터(M26)의 소스를 상기 트랜지스터(M21)의 게이트 및 트랜지스터(M22)의 드레인에 공통 접속함과 아울러 소스에 전압(Vdd)이 인가된 피모스 트랜지스터(M32)의 드레인에 접속하고, 상기 트랜지스터(M30)(M32)(M33)의 게이트에 리세트 신호(R)를 인가하며, 상기 트랜지스터(M27)(M28)(M25)(M26)의 게이트에 클럭(CK)을 인가하고 상기 트랜지스터(M29)(M31)의 게이트에 리세트 신호을 인가하여 상기 래치(LT2)에서 신호(Q)가 출력하도록 각기 구성한 것을 특징으로 하는 주파수 합성 장치.
  4. 제1항에 있어서, 주파수 분배 수단은 제어 신호(M)에 따라 전압제어 발진 수단의 출력(fo)을 소정 배수 중 하나로 분할하는 프리스케일러(prescaler)와, 이 프리스케일러의 출력을 일정 배수로 분할하여 기준 신호(fo/N)를 위상 주파수 검출수단에 출력하는 분주기로 구성한 것을 특징으로 하는 주파수 합성 장치.
  5. 제4항에 있어서, 프리스케일러는 클럭(CK)을 디플립플롭(DFF1)(DFF2)의 클럭단에 인가하여 제어 신호(M)와 출력신호(Vo)를 입력으로 하는 오아게이트(OR2)의 출력이 일측 입력단에 인가된 오아 게이트(OR1)의 타측 입력단에 상기 디플립플롭(DFF1)의 출력(Q)을 인가하고, 상기 오아 게이트(OR1)의 출력이 일측 입력단에 인가된 낸드 게이트(NA1)의 타측 입력단에 상기 디플립플롭(DFF2)의 출력(Q)을 인가하여 그 낸드 게이트(NA1)의 출력을 상기 디플립플롭(DFF1)의 입력단에 인가하며, 상기 신호(Vo)를 출력하는 디플립플롭(DFF3)이 상기 디플립플롭(DFF2)의 출력을 클럭으로 하여 상기 출력(Vo)을 입력단으로 궤환하도록 구성한 것을 특징으로 하는 주파수 합성 장치.
  6. 제5항에 있어서, 디플립플롭(DFF1)(DFF2)는 동기 카운터로 동작하는 것을 특징으로 하는 주파수 합성 장치.
  7. 제5항에 있어서, 디플립플롭(DFF3)은 비동기 카운터로 동작하는 것을 특징으로 하는 주파수 합성 장치.
  8. 제5항에 있어서, 디플립플롭(DFF1∼DFF3)는 전압(Vdd)이 소스에 인가된 피모스 트랜지스터(M17, M13)(M14, M18)의 드레인을 각기 공통 접속하여 상기 트랜지스터(M17, M13)의 드레인 공통 접속점을 상기 트랜지스터(M14)의 게이트, 클럭(CK)이 인가된 엔모스 트랜지스터(M15)의 드레인 및 래치(LT1)의 일측 입력단(A)에 공통 접속하고, 상기 트랜지스터(M14, M18)의 드레인 공통 접속점을 상기 트랜지스터(M13)의 게이트, 클럭(CK)이 인가된 엔모스 트랜지스터(M16)의 드레인 및 상기 래치(LT1)의 타측 입력단(B)에 공통 접속하며, 데이타(D)가 인가된 인버터(I1)의 출력을 상기 엔모스 트랜지스터(M15)의 소스, 소스가 접지된 엔모스 트랜지스터(M11)의 드레인 및 소스가 접지된 엔모스 트랜지스터(M12)의 게이트에 공통 접속하고, 데이타가 인가된 인버터(I2)의 출력을 상기 엔모스 트랜지스터(M16)의 소스, 상기 트랜지스터(M12)의 소스 및 상기 트랜지스터(M11)의 게이트에 공통 접속하여 상기 래치(LT1)에서 신호(Q)를 출력하도록 각기 구성한 것을 특징으로 하는 주파수 합성 장치.
  9. 제1항에 있어서, 전압제어 발진 수단은 3개의 셀이 순차적으로 직렬 접속되어 입력신호(Ai)(Bi)를 차동 증폭하여 오차를 검출하는 지연셀과, 상기 기준전압 발생수단의 기준 전압(Vref1∼Vref3)을 입력으로 하여 상기 지연셀에 제어 전압(Ccon)(Ncon)을 출력하는 셀 바이어스 회로로 구성한 것을 특징으로 하는 주파수 합성 장치.
  10. 제9항에 있어서, 지연셀은 소스에 전압(Vdd)이 인가된 피모스 트랜지스터(M6)의 게이트에 제어 신호(Vcon)를 인가하여 그 피모스 트랜지스터(M6)의 드레인에 소스가 공통 접속된 피모스 트랜지스터(M3, M4)의 게이트에 제어 신호(Ccon)를 인가하고, 소스에 전압(Vss)이 인가된 엔모스 트랜지스터(M5)의 게이트에 제어 신호(Ncon)를 인가하여 그 엔모스 트랜지스터(M5)의 드레인에 소스가 공통 접속된 엔모스 트랜지스터(M1)(M2)의 게이트에 각기 입력신호(Ai)(Bi)를 인가하며, 상기 트랜지스터(M1, M3)(M2, M4)의 드레인을 각기 공통 접속하여 그 접속점에서 신호(Ao)(Bo)가 출력하도록 구성한 것을 특징으로 하는 주파수 합성 장치.
  11. 제9항에 있어서, 셀 바이어스 회로는 전압(Vcon)(Ccon)(Vref2)(Ncon)이 게이트에 각기 인가된 피모스 트랜지스터(M7, M8)와 엔모스 트랜지스터(M9, M10)을 전압(Vdd)(Vss)사이에 순차적으로 직렬 접속하고, 상기 피모스 트랜지스터(7)의 드레인 전압(Vobp)이 반전 입력단에 인가된 증폭기(A1)의 비반전 입력단에 기준 전압(Vref1)을 인가하여 그 증폭기(A1)에서 제어 신호(Ccon)가 출력하고 의 출력을 상기 피모스 트랜지스터(M8)의 게이트에 인가하며, 상기 피모스 트랜지스터(M8)의 드레인 전압(Voc)이 비반전 입력단에 인가된 증폭기(A2)의 반전 입력단에 기준 전압(Vref3)을 인가하여 상기 증폭기(A2)의 출력을 상기 엔모스 트랜지스터(M10)의 게이트에 인가하여 구성한 것을 특징으로 하는 주파수 합성 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960015061A 1996-05-08 1996-05-08 주파수 합성 장치 KR0167311B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960015061A KR0167311B1 (ko) 1996-05-08 1996-05-08 주파수 합성 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960015061A KR0167311B1 (ko) 1996-05-08 1996-05-08 주파수 합성 장치

Publications (2)

Publication Number Publication Date
KR970077989A true KR970077989A (ko) 1997-12-12
KR0167311B1 KR0167311B1 (ko) 1999-03-20

Family

ID=19458065

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960015061A KR0167311B1 (ko) 1996-05-08 1996-05-08 주파수 합성 장치

Country Status (1)

Country Link
KR (1) KR0167311B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100853862B1 (ko) * 2005-12-29 2008-08-26 고려대학교 산학협력단 지연 고정 루프 기반의 주파수 체배기
KR100983055B1 (ko) * 2008-08-28 2010-09-17 전자부품연구원 무선통신 시스템용 주파수 분주기 및 이의 구동방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100853862B1 (ko) * 2005-12-29 2008-08-26 고려대학교 산학협력단 지연 고정 루프 기반의 주파수 체배기
KR100983055B1 (ko) * 2008-08-28 2010-09-17 전자부품연구원 무선통신 시스템용 주파수 분주기 및 이의 구동방법

Also Published As

Publication number Publication date
KR0167311B1 (ko) 1999-03-20

Similar Documents

Publication Publication Date Title
US5889437A (en) Frequency synthesizer with low jitter noise
US5206889A (en) Timing interpolator
US6456170B1 (en) Comparator and voltage controlled oscillator circuit
US5057793A (en) Frequency synthesizer PLL having digital and analog phase detectors
US10635130B2 (en) Process, voltage and temperature tolerant clock generator
US8248132B2 (en) Oscillation signal generator for compensating for I/Q mismatch and communication system including the same
US5581214A (en) Phase-locked loop circuit
US8461933B2 (en) Device and method for frequency calibration and phase-locked loop using the same
US7965145B2 (en) Voltage-controlled oscillator circuit including level shifter
SE516224C2 (sv) Automatisk frekvensstyranordning
EP0011128B1 (en) Digital phase comparing apparatus
WO2001054283A1 (fr) Boucle a phase asservie
US5373256A (en) PLL frequency synthesizer having a main loop and a secondary loop
US10447253B2 (en) High performance PLL based on PVT independent stable oscillator
CN103141029A (zh) 采样器电路
CN115498997A (zh) 用于测量延迟元件的延迟的电路和方法
US20070140399A1 (en) Phase-locked loop
US8786328B2 (en) RF logic divider
KR970077989A (ko) 주파수 합성 장치
JP3234974B2 (ja) 周波数合成装置
Lin et al. Pico-second time interval amplification
JP2811969B2 (ja) 位相同期回路
Huang et al. A time-to-digital converter based AFC for wideband frequency synthesizer
CN108988854B (zh) 锁相环电路
Wang et al. Phase-locked loop design with fast-digital-calibration charge pump

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070827

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee