Claims (11)
역이산 코사인 변환 연산식(식(1))의 우수 및 기수매트릭스 계수를 각각 우수와 기수별로 코딩계수가 2K이 되도록 멀티코딩한 후 상기 코딩계수와 상기 역이산 코사인 변환 연산식의 입력신호[X(u,v)]와의 부분곱을 기수와 우수별로 각각 병렬처리하기 위한 입력측 1차원 역이산 코사인 변환나 연산장치와, 상기 입력측 1차원 역이산 코사인 변환연산장치의 연산결과를 치환, 저장하기 위한 치환메모리과, 상기 치환메모리에 저장된 데이터를 열과 행을 바꾸어 읽어들인 후 다시 상기 입력측 역이산 코사인 변환장치에서와 동일하게 연산하여 최종 2차원 역이산 코사인 변환된 데이터를 출력하는 출력측 1차원 역이산 코사인 변환연산장치를 포함하여 구성된 것을 특징으로 하는 고속 역이산 코사인 변환연산장치.And the odd and odd matrix coefficients of the inverse discrete cosine transform operation expression (Eq. (1)) are respectively coded so that the coding coefficients are 2 K for each of the odd and even odd numbers. Then, the input signal of the inverse discrete cosine transform equation Dimensional inverse discrete cosine transform (DCT) of the input side and the input side one-dimensional inverse discrete cosine transform (DCT) unit X (u, v) An inverse discrete cosine transform unit for transforming the data stored in the replacement memory into a plurality of columns and rows and then performing the same computation as in the input side inverse discrete cosine transform unit to output the final 2-dimensional inverse discrete cosine transformed data; And an arithmetic unit configured to calculate an inverse discrete cosine transform.
X(u,v) : 압축된 2차원 데이터, x(i,j) : 복원될 데이타)X (u, v): compressed two-dimensional data, x (i, j)
제1항에 있어서, 상기 입력측 1차원 역이산 코사인변환 연산장치는, 모든 매트릭스 계수에 대한 코딩계수와 입력신호의 부분곱을 샘플링하기 위한 입력버퍼와, 우수매트릭스 계수에 대한 코딩계수와 입력신호의 부분곱을 19:2로 압축하기 위한 우수매트릭스 연산처리기(42)와, 기수 매트릭수 계수에 대한 코딩계수와 입력신호의 부분곱 데이타들을 19:2로 압축하기 위한 기수매트릭스 연산처리기(43)와, 상기 우수, 기수 매트릭스 연산 처리기(42,43)의 출력을 연산하여 상기 치환메모리에 저장하도록 출력하기 위한 가감산기(44)를 포함하여 구성된 것을 특징으로 하는 고속 역이산 코사인변환 연산장치.2. The input side one-dimensional inverse discrete cosine transform arithmetic and logic unit according to claim 1, wherein the input side one-dimensional inverse discrete cosine transform arithmetic unit comprises: an input buffer for sampling a partial product of an input signal with a coding coefficient for all matrix coefficients; An odd matrix operation processor 42 for compressing the product to 19: 2, an odd matrix operation processor 43 for compressing the coding coefficient for the odd matrix number coefficient and the partial product data of the input signal to 19: 2, And an adder / subtracter (44) for calculating an output of the odd and even matrix matrix processors (42, 43) and storing the result in the replacement memory.
제1항에 있어서, 상기 입력측 1차원 역이산 코사인변환 연산장치는, 우수매트릭스 계수값 또는 그 반전값을 입력으로 하여 4 : 2 압축기(111∼114)와, 상기 4 : 2압축기 (111÷ 112)의 모든 출력과 4 : 2 압축기(113)의 출력중 하나를 입력으로 하여 압축하는 5 : 2압축기(115)와, 상기 4 : 2압축기(113)의 나머지 출력과 4 : 2압축기(114)의 출력 및 우수 매트릭스 계수(X4,X0)를 입력으로 하는 5 : 2압축기(116)와, 상기 두개의 5:2압축기(115, 116)의 출력을 입력으로 하여 압축하는 4 : 2 압축기(117)와, 기수매트릭스 계수와 그 반전값을 입력으로 하여 압축하는 4 : 2 압축기 (129∼132)와, 상기 4 : 2압축기(129, 130)의 모든 출력과 4 : 2압축기(131)의 출력 중 하나를 입력으로 하여 압축하는 5 : 2 압축기(127)와, 상기 4 : 2압축기(131)의 나머지 출력과 4 : 2압축기(132)의 출력 및 기수 매트릭스 계수(X3) 및 그 반전신호를 입력으로 하는 5 : 2압축기(128)와, 상기 두개의 5 : 2압축기(127, 128)의 출력을 입력으로 하여 압축하는 4 : 2압축기(126)와, 상기 4 : 2압축기(117)의 출력을 일시 저장하기 위한 플립플롭(118, 119)과, 상기 4: 2 압축기(126)의 출력을 일시 저장하기 위한 플립플롭(124, 125)와, 상기 4 : 2압축기(117)의 출력과 플립플롭(118, 119, 124, 125)의 출력을 입력으로 하여 압축하는 5 : 2압축기(121)와, 상기 5 : 2압축기(121)의 신호를 가산하기 위한 가산기(120)와, 상기 4 : 2압축기(126)의 출력과 플립플롭(118, 119)의 출력 및 플립플롭(124, 125)의 출력반전신호를 입력으로 하여 압축하는 5 : 2압축기(122)와, 상기 5 : 2압축기(122)의 출력을 가산하기 위한 가산기(123)을 포함하여 구성된 것을 특징으로 하는 고속 역이산 코사인변환 역산장치.2. The input side one-dimensional inverse discrete cosine transformation arithmetic and logic unit according to claim 1, wherein the input side one-dimensional inverse discrete cosine transformation arithmetic unit comprises 4: 2 compressors (111 to 114) and 4: 2 compressors 2 compressor 113 and a 4: 2 compressor 114. The 5: 2 compressor 115 compresses all the outputs of the 4: 2 compressor 113 and the 4: 2 compressor 113, And a 4: 2 compressor 117 for taking the output of the two 5: 2 compressors 115 and 116 as an input and compressing the output of the 5: 2 compressor 116 A 4: 2 compressor 129-132 for compressing an odd matrix coefficient and an inverse value of the odd matrix coefficient and an inverted value of the odd matrix coefficient and an output of the 4: 2 compressor 131, 2 compressor 132 and the output of the 4: 2 compressor 132 and the output of the 4: 2 compressor 131 and the odd matrix coefficient And a second compressor (126),: the second compressor 128, the two 5:: (X 3) and the 5 to the inverted signal to the input 4 of compressing to the output of the second compressor 127 and 128 as inputs Flip flops 118 and 119 for temporarily storing the output of the 4: 2 compressor 117, flip-flops 124 and 125 for temporarily storing the output of the 4: 2 compressor 126, : A 5: 2 compressor 121 for compressing the output of the 2: compressor 117 and the outputs of the flip-flops 118, 119, 124 and 125 and for adding the signals of the 5: 2 compressor 121; A 5: 2 compressor (not shown) for compressing the output of the flip-flops 118 and 119 and the inverted output signals of the flip-flops 124 and 125, 122) and an adder (123) for adding the output of the 5: 2 compressor (122).
제1항에 있어서, 상기 출력측 1차원 역이산 코사인변환 연산장치는 상기 치환메모리의 출력데이타를 샘플링하기 위한 중간버퍼와, 상기 중간 버퍼의 출력데이타중 우수매트릭스 계수의 코딩계수에 대한 부분곱들을 19 : 2로 압축하기 위한 우수매트릭스 연산처리기(52)와, 상기 중간버퍼의 출력데이타중 기수 매트릭수 계수의 코딩계수에 대한 부부곱들을 19:2로 압축하기 위한 기수 매트릭스 연산처리기(53)와 상기 우수, 기수매트릭스 연산처리기(52, 53)의 출력을 연산하여 출력하기 위한 가감산기(54)를 포함하여 구성된 것을 특징으로 하는 고속 역이산 코사인변환 연산장치.The apparatus of claim 1, wherein the output side one-dimensional IDCT apparatus comprises an intermediate buffer for sampling the output data of the permutation memory and a partial product of the coding coefficients of the outermost matrix coefficient among the output data of the intermediate buffer, : An odd matrix operation processor 52 for compressing the intermediate product of the output data of the intermediate buffer to 19: 2, a quadrature matrix operation processor 53 for compressing the partial products of the output data of the intermediate buffer with respect to the coding coefficients of the odd number coefficient, And an adder / subtracter (54) for calculating and outputting the outputs of the odd and even matrix matrix processors (52, 53).
제1항에 있어서, 상기 코딩계수는 상기 매트릭스 계수에 212을 곱한 수를 코딩한 것임을 특징으로 하는 고속 역이산 코사인변환 연산장치.According to claim 1, wherein said coding coefficients are high-speed inverse discrete cosine transform calculating device, characterized in that the coding of the number multiplied by 212 to the matrix coefficient.
제1항에 있어서, 상기 코딩계수는 부호비트가 일괄처리된 것임을 특징으로 하는 고속 역이산 코사인 변환 연산장치.2. The apparatus of claim 1, wherein the coding coefficients are sign bits.
제1항에 있어서, 상기 치환메모리에 저장되는 데이타는 8비트 클럭마다 지그재그로 저장된 것임을 특징으로 하는 고속 역이산 코사인변환 연산장치.The apparatus of claim 1, wherein the data stored in the replacement memory is stored in zigzag for every 8-bit clock.
제2항에 있어서, 상기 우수매트릭스 연산처리기(42)는 각 부분곱들중 12번째 부분곱까지는 4의 배수번째를 제외한 3개씩의 부분곱들을 순차적으로 입력하여 2개의 출력을 내는 캐리 세이브 에더(61, 63, 65)와, 13, 15, 16번째 부분곱을 입력으로 하여 2개의 출력을 내는 캐리 세이브 에더(67)와, 17, 18,19번째 부분곱을 입력으로 하여 2개의 출력을 내는 캐리세이브에더(69)와, 상기 캐리 세이브 에더(61)의 출력과 4번째 부분곱을 입력으로 하여 2개의 출력을 내는 캐리 세이브 에더(62)와, 상기 캐리 세이브 에더(63)의 출력과 8번째 부분곱을 입력으로 하여 2개의 출력을 내는 캐리 세이브 에더(64)와, 상기 캐리 세이브 에더(65)의 출력과 12번째 부분곱을 입력으로 하여 2개의 출력을 내는 캐리 세이브 에더(66)와, 상기 캐리 세이브 에더(67)의 출력과 14번째 부분곱을 입력으로 하여 2개의 출력을 내는 캐리세이브 에더(68)와, 상기 캐리 세이브 에더(62, 64)의 모든 출력과 상기 캐리 세이브 에더(66)의 출력중 하나를 입력으로 하여 압축하기 위한 5:2압축기와(70), 상기 캐리 세이브 에더(66)의 나머지 출력과 캐리 세이브 에더(68, 69)의 출력을 입력으로 하여 압축하기 위한 5 : 2압축기(71)와, 상기 5:2압축기(70)의 모든 출력과 다른 5;2압축기(71)의 출력중 하나를 입력으로 하여 2개의 출력을 내는 캐리 세이브 에더(72)와, 상기 캐리 세이브 에더(72)의 출력과 상기 압축기(71)의 나머지 출력을 입력으로 하여 2개의 출력을 내는 캐리 세이브 에더(73)를 포함하여 구성된 것을 특징으로 하는 고속 역이산 코사인변환 연산장치.3. The apparatus of claim 2, wherein the worst matrix operation processor (42) comprises: a carry save processor for sequentially inputting three partial products except for the multiples of 4 until the 12th partial product of each partial product, A carry save element 67 for outputting two outputs by taking the 13th, 15th and 16th partial products as inputs and a carry save for outputting two outputs by taking the 17th, 18th and 19th partial products as inputs, A carry save adder 62 for receiving the output of the carry save adder 61 and a fourth partial product of the carry save adder 62 and outputting two outputs of the carry save adder 63, A carry save element 66 for outputting two outputs by taking the 12th partial product of the output of the carry save adder 65 as an input, The output of the edder 67 and the 14th partial product are input And a 5: 2 compressor for compressing one of the outputs of the carry save editors (62, 64) and the output of the carry save edder (66) as inputs, a carry save adder A 5: 2 compressor 71 for compressing the output of the carry save adder 66 and the output of the carry save adder 68 and 69 as input, A carry save adder 72 for outputting two outputs of all the outputs of the compressor 71 and another one of the outputs of the 5: 2 compressor 71, and an adder 72 for adding the output of the carry save adder 72 and the rest of the compressor 71 And a carry save adder (73) for outputting two outputs with an output as an input.
제2항에 있어서, 상기 가감산기(44)는 상기 우수매트릭스 연산 처리기(42)의 캐리 세이브 에더(73)과 데이타를 주고받기 위한 플립플롭(74, 80)과, 상기 기수 매트릭스 연산처리기(43)의 캐리 세이브 에더(83)과 데이타를 주고받기 위한 플립플롭(76, 82)와, 상기 우수, 기수 매트릭스 연산처리기(42, 43)에서 출력되는 데이타들을 감산하기 위한 감산기(78'), 상기 우수, 기수 매트릭스 연산 처리기(42, 43)에서 출력되는 데이타들을 4:2로 압축하기 가산하기 위한 4:2 가산기(78)와, 상기 4:2 가산기(78)의 데이타들을 가산하기 위한 가산기(77)와, 상기 가산기(77)의 출력을 입력으로 하는 플립플롭(75)와, 상기 감산기(78')의 데이타들을 가산하기 위한 가산기(79)와, 상기 가산기(79)의 출력을 입력으로 하는 플립플롭(81)을 포함하여 구성된 것을 특징으로 하는 고속 역이산 코사인변환 연산장치.The apparatus as claimed in claim 2, wherein the adder-subtracter (44) comprises flip-flops (74, 80) for exchanging data with a carry save adder (73) of the worst matrix processor (42) A subtracter 78 'for subtracting data output from the odd and even matrix matrix processors 42 and 43, and a subtractor 78' for subtracting the data output from the odd and even matrix matrix processors 42 and 43. The flip- A 4: 2 adder 78 for adding and compressing the data output from the odd and even matrix matrix processors 42 and 43 by 4: 2, and an adder 62 for adding the data of the 4: 2 adder 78 A flip-flop 75 which receives the output of the adder 77 as an input, an adder 79 which adds the data of the subtractor 78 ' And a flip-flop (81) for performing a fast reverse discrete cosine Conversion operation device.
제6항에 있어서, 상기 부호비트는 부분곱 연결과와 더해진 후 합과 캐리로서 출력되도록 구성된 것을 특징으로 하는 고속 역이산 코사인변환 연산장치.7. The apparatus of claim 6, wherein the sign bit is added to a partial product connection, and then output as a sum and a carry.
제8항에 있어서, 상기 5:2압축기는, 제1자리 수 (x0, y0, z0, a0, b0)중 순차적으로 3수(x0, y0, z0)를 가산하여 합과 캐리를 출력하는 전가산기(102)와, 상기 전가산기(102)의 합과 남은 제1자리수(a0, b0)를 가산하여 합을 So로 최종출력하고, 캐리는 다음 전가산기(105)로 출력하는 전가산기(104)와, 제2자리 수 (x1, y1, z1, a1, b1)중 순차적으로 3수(x1, y1, z1)를 가산하여 합과 캐리를 출력하는 전가산기(101)와, 상기 전가산기(101)의 합과 남은 제1자리수(a1, b1)를 가산하여 합을 전가산기(105)로 출력하고, 캐리는 전가산기(106)으로 출력하는 전가산기(103)와, 상기 전가산기(102, 104)의 캐리와, 전가산기(103)의 합을 가산하여 합을 S1으로 최종출력하고, 캐리는 상기 전가산기(106)으로 출력하는 전가산기(105)와, 상기 전가산기(101, 103, 106)의 캐리를 가산하여 캐리(C3, C2)를 출력하는 전가산기(106)를 포함하여 구성된 것을 특징으로 하는 고속 역이산 코사인변환 연산장치.9. The compressor according to claim 8, wherein the 5: 2 compressor comprises: a 5: 2 compressor for adding sum of three numbers (x0, y0, z0) sequentially out of the first digits (x0, y0, z0, a0, b0) The adder 102 adds the sum of the previous adders 102 and the remaining first digits a0 and b0 to finally output the sum as So and outputs the carry to the next adder 105 (X1, y1, z1) out of the second digits (x1, y1, z1, a1, b1) and outputting sum and carry; and a total adder 101 for adding the remaining first digits a1 and b1 and outputting the sum to the total adder 105 and the carry to the all adder 106 and the adder 103 for adding the sum to the previous adder 102 And a carry adder 105 for adding the carry sum of the adders 104 and 104 and the sum of all the adders 103 and finally outputting the sum as S 1 and outputting the carry to the adder 106; by adding the carry-in 103, 106) outputting a carry (C 3, C 2) High-speed inverse discrete cosine transform calculating device, characterized in that configured by an adder 106.
※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.※ Note: It is disclosed by the contents of the first application.