KR970067377A - Apparatus and method for reducing burn-in test time - Google Patents

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    • G11—INFORMATION STORAGE
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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야1. Technical field to which the invention described in the claims belongs

소자의 신뢰성 보장하기 위한 반도체 메모리 장치의 번인 테스트 장치 및 그 방법에 관한 것이다.The present invention relates to a burn-in test apparatus and a method of a semiconductor memory device for ensuring reliability of a device.

2. 발명이 해결하려고 하는 기술적 과제2. Technical Challenges to be Solved by the Invention

소장의 신뢰성을 보장하기 위한 반도체 메모리 장치의 번인 테스트 장치 및 그 방법을 제공함에 있다.And to provide a burn-in test apparatus and a method therefor of a semiconductor memory device for ensuring reliability of a small intestine.

3. 발명의 해결방법의 요지3. The point of the solution of the invention

하나의 비트라인과 교차하는 다수개의 워드라인들과 하나의 워드라인과 교차하는 다수개의 비트라인들, 그리고 상기 다수개의 워드라인들과 상기 다수개의 비트라인들의 교차점에 메모리 셀이 존재하는 다수개의 메모리 셀 어레이 블럭을 가지는 반도체 메모리 장치의 번인 테스트 방법에 있어서, 노말동작시에는 상기 메모리 셀 어레이 블럭 내의 한개의 워드라인이 선택되고, 상기 번인 테스트 모드시에는 상기 메모리 셀 어레이 블러내의 다수개의 워드라인을 선택하여 활성화시켜 상기 번인 테스트를 수행하는 것을 요지로 한다.A plurality of bit lines crossing a word line and a plurality of word lines crossing one bit line and a plurality of memory cells having memory cells at the intersections of the plurality of word lines and the plurality of bit lines, A method of testing a semiconductor memory device having a cell array block, comprising the steps of: selecting one word line in the memory cell array block in the normal operation mode and selecting a plurality of word lines in the memory cell array blob And the burn-in test is performed by activating the burn-in test.

4. 발명의 중요한 용도4. Important Uses of the Invention

반도체 메모리 장치의 번인 테스트 장치 및 그 방법에 적합하게 이용된다.And is suitably used for a burn-in test apparatus and a method thereof in a semiconductor memory device.

Description

번인 테스트 시간을 감소하기 위한 장치 및 그 방법Apparatus and method for reducing burn-in test time

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is a trivial issue, I did not include the contents of the text.

제3도는 본 발명에 따른 번인 테스트 모드시의 메모리 셀 어레이 블럭의 활성화를 보인 도면, 제4도는 본 발명에 따른 데이타 토폴로지 형태에 의한 한개의 메로리 셀 어레이 블럭내에 선택된 워드라인간의 데이타를 비교한 도면, 제5도는 본 발명에 따른 번인 테스트 모드시의 메모리 셀 어레이 블럭의 활성화를 시키기 위한 디코더의 코아부를 보인 도면.FIG. 4 is a view showing activation of a memory cell array block in a burn-in test mode according to the present invention, FIG. 4 is a view comparing data between selected word lines in one memory cell array block according to a data topology form according to the present invention FIG. 5 is a view showing a core portion of a decoder for activating a memory cell array block in a burn-in test mode according to the present invention; FIG.

Claims (4)

하나의 비트라인과 교차하는 다수개의 워드라인들과 하나의 워드라인과 교차하는 다수개의 비트라인들, 그리고 상기 다수개의 워드라인들과 상기 다수개의 비트라인들의 교차점에 메모리 셀이 존재하는 다수개의 메모리 셀 어레이 블럭을 가지는 반도체 메모리 장치의 번인 테스트 방법에 있어서 : 노말동작시에는 상기 메모리 셀 어레이 블럭 내의 한개의 워드라인이 선택되고, 상기 번인 테스트 모드시에는 상기 메모리 셀 어레이 블럭내의 다수개의 워드라인을 선택하여 활성화시켜 상기 번인 테스트를 수행하는 것을 특징으로 하는 반도체 메모리 장치의 번인 테스트 방법.A plurality of bit lines crossing a word line and a plurality of word lines crossing one bit line and a plurality of memory cells having memory cells at the intersections of the plurality of word lines and the plurality of bit lines, A method for testing a semiconductor memory device having a cell array block, the method comprising the steps of: selecting one word line in the memory cell array block in the normal operation mode and selecting a plurality of word lines in the memory cell array block And the burn-in test is performed by activating the burn-in test. 하나의 비트라인과 교차하는 다수개의 워드라인들과 하나의 워드라인과 교차하는 다수개의 비트라인들, 그리고 상기 다수개의 워드라인들과 상기 다수개의 비트라인들의 교차점에 메모리 셀이 존재하는 다수개의 메모리 셀 어레이 블럭을 가지는 반도체 메모리 장치의 번인 테스트 장치에 있어서 : 노말 동작 모드 중에는 한개의 상기 메모리 셀 어레이 블럭내에서 2n개의 워드라인 선택조합 중 하나를 선택하고, 상기 번인 테스트 모드중에는 한개의 상기 메모리 셀 어레이 블럭내에서 2n개의 워드라인 선택조합 중 다수개를 선택하기 위한 디코딩수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 번인 테스트 장치.A plurality of bit lines crossing a word line and a plurality of word lines crossing one bit line and a plurality of memory cells having memory cells at the intersections of the plurality of word lines and the plurality of bit lines, A burn-in test apparatus for a semiconductor memory device having a cell array block, the burn-in test device comprising: a selector for selecting one of 2 n word line selection combinations in one memory cell array block during the normal operation mode, And decoding means for selecting a plurality of 2 n word line selection combinations in the cell array block. 제2항에 있어서; 상기 디코딩 수단은 다수개의 로우 어드레스가 입력되고 상기 2n개의 워드라인 선택조합이 출력되며 상기 번인 테스트 모드시에는 상기 로우 어드레스 일부를 돈트 케어시키는 것을 특징으로 하는 반도체 메모리 장치의 번인 테스트 장치.3. The method of claim 2, Wherein the decoding means receives a plurality of row addresses and outputs the 2n word line select combinations, and in the burn-in test mode, part of the row address is care-forded. 제2항에 있어서; 상기 디코딩 수단은 티티엘 입력신호를 씨모오스 레벨로 변환하고 어드레스를 래치하기 위한 변환부와, 상기 변환부의 출력단과 접속되는 제1인버터와, 일측은 상기 제1인버터의 출력신호가 제2인버터에 의해 반전된 신호가 입력되고 타측은 대기시에는 ″로우″ 레벨, 로우 액티브시에는 ″하이″의 레벨로 출력되는 로우 어드레스 인에이블 신호를 입력하는 제1낸드게이트와, 일측은 상기 제1인버터의 출력신호가 입력되면 타측은 상기 로우 어드레스 인에이블 신호를 입력하는 제2낸드게이트와, 일측은 상기 제1낸드게이트의 조합된 신호가 입력되고 타측은 번인 테스트 모드 인에이블 신호를 입력하는 제3낸드게이트와, 일측은 상기 제2낸드게이트의 조합된 신호가 입력되고 타측은 상기 번인 테스트 모드 인에이블 신호를 입력하는 제4낸드게이트로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 번인 테스트 장치.3. The method of claim 2, A first inverter connected to an output terminal of the conversion unit; and a second inverter for outputting an output signal of the first inverter by a second inverter A first NAND gate for inputting a row address enable signal which is outputted at a level of "low" when the inverted signal is inputted and the other is at the "high" level when the signal is low, and the output of the first inverter A second NAND gate for receiving the row address enable signal, and a third NAND gate for receiving the combined signal of the first NAND gate and the other input of the test mode enable signal, A fourth NAND gate for receiving the combined signal of the second NAND gate and the other for inputting the burn-in test mode enable signal, The burn-in test apparatus of the semiconductor memory device which comprises. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.
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