Claims (8)
직렬 접속된 한쌍의 트랜지스터들로 이루어진 다수의 데이타 기억용 메모리 셀들, 이들 셀 가운데 적어도 어느 하나의 특정 셀을 선택하기 위해 공핍형 및 증가형 트랜지스터가 직렬 접속된 2개의 스트링 선택라인, 및 접지선택 트랜지스터가 접속된 접지선택 라인이 비트라인과 소오스라인 사이에 서로 직렬회로로 구성되어 하나의 단위 스트링(string)을 구성하며, 상기 이웃한 단위 스트링들이 하나의 비트라인 콘택을 공유하는 공유된 비트라인 셀에 있어서, 상기 동일한 스트링 선택라인을 통해 연결된 공핍형 스트링 선택트랜지스터의 게이트 절연막이 증가형 스트링 선택트랜지스터의 게이트 절연막의 두께보다 더 얇게 형성된 것을 특징으로 하는 플래쉬 메모리 셀.A plurality of data storage memory cells consisting of a pair of transistors connected in series, two string selection lines in which depletion and anisotropic transistors are connected in series to select at least one specific cell among these cells, A ground selection line connected to the bit line and the source line is constituted by a series circuit between the bit line and the source line to constitute a unit string and the neighboring unit strings form a shared bit line cell Wherein the gate insulating film of the depletion type string selection transistor connected through the same string selection line is formed to be thinner than the thickness of the gate insulating film of the enhancement type string selection transistor.
제1항에 있어서, 상기 공핍형 스트링 선택트랜지스터의 게이트 절연막은 양자역학적 터널링이 가능한 두께를 갖는 터널산화막(tunnel oxide)으로 이루어진 것을 특징으로 하는 플래쉬 메모리 셀.The flash memory cell of claim 1, wherein the gate insulating layer of the depletion-type string selection transistor is formed of a tunnel oxide having a thickness capable of quantum tunneling.
제1항에 있어서, 상기 메모리 셀 트랜지스터의 게이트 산화막의 두께는 상기 공핍형 스트링 선택트랜지스터의 게이트 산화막의 두께와 동일하게 구성된 것을 특징으로 하는 플래쉬 메모리 셀.The flash memory cell of claim 1, wherein a thickness of the gate oxide film of the memory cell transistor is equal to a thickness of the gate oxide film of the depletion type string selection transistor.
제3항에 있어서, 상기 메모리 셀 트랜지스터의 게이트 구조는 전기적 개서가 가능하도록 부유 게이트/ONO 유전막/컨트롤 게이트가 차례로 적층된 축적 게이트(stact gate)인 것을 특징으로 하는 플래쉬 메모리 셀.The flash memory cell of claim 3, wherein the gate structure of the memory cell transistor is a stag gate in which a floating gate / ONO dielectric film / control gate is sequentially stacked so as to be electrically rewritable.
포켓 웰이 형성된 반도체 기판의 활성영역에 게이트 산화막을 형성하는 단계; 단일 마스크를 사용하여 메모리 셀의 활성영역과 이에 인접한 공핍형 스트링 선택트랜지스터의 채널영역을 동시에 한정한 후, 공핍형 이온주입을 실시하는 단계; 상기 노출된 게이트 산화막을 제거한 후 양자역학적 터널링이 가능한 터널 산화막을 형성하는 단계; 결과물 전면에 축적 게이트를 형성한 후, 이를 마스크로 이용하여 각 트랜지스터의 소오스/드레인 영역을 형성하는 단계; 및 결과물 전면에 층간 절연막과 금속막 배선공정을 실시하는 단계를 구비함을 특징으로 하는 셀 어레이의 제조방법.Forming a gate oxide film in an active region of a semiconductor substrate on which pocket wells are formed; Simultaneously defining the active region of the memory cell and the channel region of the depletion-mode selection transistor adjacent thereto using a single mask, and then performing a depletion type ion implantation; Forming a tunnel oxide film capable of quantum mechanical tunneling after removing the exposed gate oxide film; Forming a source / drain region of each transistor by forming a storage gate on the entire surface of the resultant and using the storage gate as a mask; And performing an interlayer insulating film and a metal film wiring process on the entire surface of the resultant product.
제5항에 있어서, 상기 축적 게이트는 전기적 개서가 가능하도록 부유 게이트/ONO 유전막/컨트롤 게이트가 차례로 적층되어 있는 것을 특징으로 하는 셀 어레이의 제조방법.6. The method of claim 5, wherein the floating gate / ONO dielectric layer / control gate are sequentially stacked so that the storage gate can be electrically rewritten.
직렬 접속된 한쌍의 트랜지스터들로 이루어진 다수의 데이타 기억용 메모리 셀들, 이들 셀 가운데 적어도 어느 하나의 특정 셀을 선택하기 위해 공핍형 및 증가형 트랜지스터가 직렬 접속된 2개의 스트링 선택라인, 및 접지선택 트랜지스터가 접속된 접지선택 라인이 비트라인과 소오스라인 사이에 서로 직렬회로로 구성되어 하나의 단위스트링(string)을 구성하며, 상기 이웃한 단위 스트링들이 하나의 비트라인 콘택을 공유하는 공유된 비트라인 셀을 동작시키는 방법에 있어서, 상기 선택 셀을 독출(read)하기 위한 동작 방법은 상기 스트링 선택라인들에 접속된 스트링 선택트랜지스터들 가운데 공핍형 스트링 선택트랜지스터를 턴-온시키기 위하여 0V 이상이면서 상기 공핍형 스트링 선택트랜지스터에 이웃한 증가형 스트링 선택트랜지스터의 문턱전압 이하의 값을 갖는 전압을 리드전압으로 인가하고, 상기 증가형 스트링 선택트랜지스터를 턴-온시키기 위해 이 증가형 스트링 선택트랜지스터의 문턱전압 이상의 전압을 인가하여 이웃한 공핍형 스트링 선택트랜지스터도 동시에 턴-온시키는 것으르 특징을 하는 플래쉬 메모리 셀의 동작방법.A plurality of data storage memory cells consisting of a pair of transistors connected in series, two string selection lines in which depletion and anisotropic transistors are connected in series to select at least one specific cell among these cells, A ground selection line connected to the bit line and the source line is constituted by a series circuit between the bit line and the source line to constitute a unit string and the neighboring unit strings form a shared bit line cell The method of claim 1, wherein the operation of reading the selected cell further comprises: selecting one of the string selection transistors connected to the string selection lines to turn on the depletion type string selection transistor, The threshold voltage of the incremental string selection transistor adjacent to the string selection transistor Applying a voltage greater than or equal to a threshold voltage of the incremental string selection transistor to turn on the incremental string selection transistor so that the neighboring depletion- The method comprising the steps of:
제7항에 있어서, 상기 증가형 스트링 선택트랜지스터를 턴-온시키기 위한 리드전압은 Vcc 이상인 것을 특징으로 하는 플래쉬 메모리 셀의 동작방법.8. The method of claim 7, wherein the read voltage for turning on the incremental string selection transistor is greater than or equal to Vcc.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.