Claims (12)
종합 정보 통신망 단말 장치 및 비디오 코덱을 포함하는 다수개의 고정 속도 정보원을 수용하기 위한 종합 정보 통신망 및 비디오 코덱 정합 회로에 있어서, 외부와 제어 정보를 교환하기 위한 시스템 버스와의 신호 정합 기능을 수행하는 버스 접속 수단(12); 상기 종합 정보 통신망 단말 장치와 비디오 코덱간을 물리적으로 정합하여 데이타와 클럭을 추출해 내는 정합 수단(11); 상기 시스템 버스 접속 수단과 정합 수단의 송신 관련 신호를 통해 정합하여 각각의 정보를 소정 단위의 패킷으로 분할하고 부가 정보를 더한 후, 셀 정보를 피포의 상태에 따라 먼저 구성된 정보를 셀 버스로 다중화하여 전송하는 송신 처리수단(13); 및 상기 송신 처리 수단과 역의 기능을 수행하는 수신 처리 수단(14)을 구비하는 것을 특징으로 하는 종합 정보 통신망 및 비디오 코덱 정합 회로.In a comprehensive information network and video codec matching circuit for accommodating a plurality of fixed speed information sources including a comprehensive information network terminal device and a video codec, a bus for performing a signal matching function with a system bus for exchanging control information with the outside. Connecting means 12; Matching means (11) for physically matching between the integrated information network terminal device and the video codec to extract data and a clock; Through the transmission-related signals of the system bus connection means and the matching means, the respective information is divided into packets of a predetermined unit, additional information is added, and the cell information is first multiplexed into a cell bus according to the state of the packet. Transmission processing means 13 for transmitting; And reception processing means (14) which performs a reverse function with the transmission processing means.
제1항에 있어서, 상기 정합 수단(11)은 상기 종합 정보 통신망 및 종합 정보 통신망 단말 장치와의 접속점인 2개의 b채널과 1개의 d채널이 혼합된 속도의 종합 정보 통신망 프레임 정보를 신호의 전기적 분리를 위한 트랜스포머(34); 상기 트랜스포머를 이용하여 송신 및 수신 선로를 통하여 정합하는 종합 정보 통신망 물리계층 정합부(32); 및 상기 종합 정보 통신망 물리계층 정합부(32)와 소저어 클럭에 기준하여 일정 속도의 정보가 포함된 송신 및 수신 피씨엠(PCM) 정보를 통해 연결되는 피씨엠 정합 제어부(31)를 구비하는 것을 특징으로 하는 종합 정보 통신망 및 비디오 코덱 정합 회로.The method according to claim 1, wherein the matching means (11) is configured to transmit the general information network frame information of a signal at which a rate of a mixture of two b-channels and one d-channel, which are connection points with the integrated telecommunication network and the integrated telecommunication network terminal device. Transformer 34 for separation; A general information network physical layer matching unit (32) for matching through transmission and reception lines using the transformer; And a PCM matching controller 31 connected to the integrated information communication network physical layer matching unit 32 through transmit and receive PCM information including information of a constant speed based on a sorger clock. Integrated network and video codec matching circuit characterized.
제2항에 있어서, 상기 정합 수단(11)은 상기 피씨엠 정합 제어부에 데이,타 클럭과 프레임 동기 클럭을 제공하고, 송신측 단말과 연결되었을 때 복원된 클럭이 공급되는 경우 이로부터 상기 데이타 클럭 및 복원된 클럭을 각각 체배하여 공급하고, 복원된 클럭 입력이없는 경우에는 발진회로부터의 소정 클럭을 버퍼 및 분주하여 공급하는 제1피엘엘(PLL) 회로부(33)를 더 구비하는 것을 특징으로 하는 종합 정보 통신망 및 비디오 코덱 정합 회로.The data matching clock according to claim 2, wherein the matching means (11) provides the data matching clock and the frame synchronizing clock to the PC matching controller, and when the restored clock is supplied when connected to the transmitting terminal. And a first PLL circuit unit 33 for multiplying and supplying the restored clocks, and buffering and dividing a predetermined clock from the oscillation circuit when there is no restored clock input. Comprehensive information network and video codec matching circuit.
제3항에 있어서, 상기 피씨엠 정합 제어부(31)는 상기 D 채널의 정보를 분리하여 시스템 버스를 통해 외부로 전달하고 수신의 경우 D 채널 정보를 수신 피씨엠 정보에 전달하는 것을 특징으로 하는 종합 정보 통신망 및 비디오 코덱 정합 회로.4. The synthesis of claim 3, wherein the PC matching controller 31 separates the information of the D channel and transmits the information to the outside through a system bus, and transmits the D channel information to the received PC information in case of reception. Information network and video codec matching circuit.
제4항에 있어서, 상기 피씨엠 정합 제어부(31)는 상기 2개의 B채널에 대해 피씨엠 정보를 프레임 동기신호를 이용하여 각각의 유효한 정보를 직렬데이타와 데이타 기준 클럭으로 각각 분리하고, 수신의 경우 역의 기능을 수행하는 것을 특징으로 하는 종합 정보 통신망 및 비디오 코덱 정합 회로.The PCM matching controller 31 separates each valid information into serial data and a data reference clock by using the frame synchronization signal to separate the PC information for the two B channels. Integrated network and video codec matching circuit, characterized in that it performs the function of the reverse.
제5항에 있어서, 상기 피씨엠 정합 제어부(31)는 상기 종합 정보 통신망 물리계층 정합부와 4.096MHz클럭에 기준하여 192Kbps 속도의 정보가 포함된 송신 및 수신 피씨엠(PCM) 정보를 통해 연결되는 것을 특징으로 하는 종합 정보 통신망 및 비디오 코덱 정합 회로.The PCM matching control unit 31 is connected to the PMS physical layer matching unit through transmission and reception PCM information including information of 192 Kbps based on a 4.096 MHz clock. Comprehensive information network and video codec matching circuit.
제6항에 있어서, 상기 트랜스포머(34)는 2개의 64Kbps 속도의 B 채널과 1개의 16Kbps D 채널이 혼합된 192Kbps 속도의 종합 정보 통신망 프레임 정보에 대하여 신호의 전기적 분리를 수행하는 것을 특징으로 하는 종합 정보 통신망 및 비디오 코덱 정합 회로.7. The integrated circuit of claim 6, wherein the transformer 34 performs electrical separation of signals with respect to aggregated information network frame information of 192Kbps, in which two 64Kbps B channels and one 16Kbps D channel are mixed. Information network and video codec matching circuit.
제1항에 있어서, 상기 시스템 버스 접속 수단(12)은 상기 정합 수단에서 비디오 코덱으로부터의 클럭이 공급되지 않을 때 발생하는 신호 없음 신호와 상기 송신 처리 수단의 비정상 동작 상태를 나타내는 정보와 송신 시작을 설정한 후 활성화되는 상기 송신처리 수단 동작 중 정보를 상기 시스템 버스로 공급하여 외부에서 비정상 또는 동작 중 상태를 알 수 있도록 한 것을 특징으로 하는 종합 정보 통신망 및 비디오 코덱 정합 회로.2. The system bus connection unit (12) according to claim 1, wherein the system bus connection unit (12) is configured to start transmission and information indicating no signal signal generated when the clock from the video codec is not supplied by the matching unit, and an abnormal operation state of the transmission processing unit. And a codec matching circuit for supplying information during operation of the transmission processing means activated after setting to the system bus so that an abnormal state or an operation state can be known from the outside.
제8항에 있어서, 상기 시스템 버스 접속 수단(12)은 상기 정합 수단, 송신 처리 수단과 종합 정보 통신망의 2개의 B 채널에 대한 시리얼 정보 및 각각의 기준 클럭 신호를 통해 연결되며, 비디오 코덱과 정합하여 추출된 비디오 송신 데이타 및 유효한 데이타 시점을 알리는 데이타 클럭을 통해 연결되는 것을 특징으로 하는 종합 정보 통신망 및 비디오 코덱 정합 회로.9. The system bus connection means (12) according to claim 8, wherein the system bus connection means (12) is connected via serial information and two reference clock signals for two B channels of the matching means, the transmission processing means and the integrated information communication network, and matches with the video codec. And a video codec matching circuit connected through the extracted data transmission data and a data clock indicating a valid data time point.
제1항 내지 제9항 중 어느 한 항에 있어서, 상기 송신 처리 수단(13)은 종합 정보 통신망의 2개의 데이타 채널 정보를 저장하기 위한 2개의 제1직렬/병렬 피포(41,42); 비디오 코덱의 정보 저장을 위한 1개의 제2직렬/병렬 피포(43); 종합 정보 통신망 단말 장치와 비디오 코덱으로부터 입력되는 정보에 대한 송신측 위상 변화 정보를 검출하는 클럭 위상차 검출회로(47,48); 상기 제1 및 제2직렬/병렬 피포 각각에 연결된 3개의 셀 구성회로(44 내지 46); 및 상기 제1 및 제2피포 상태 정보에 따라 먼저 구성된 정보부터 차례로 1개의 송신 데이타 버스를 통하여 전송하는 데이타 다중화부(49)를 구비하는 것을 특징으로 하는 종합 정보 통신망 및 비디오 코덱 정합 회로.10. The transmission apparatus according to any one of claims 1 to 9, wherein the transmission processing means (13) comprises: two first serial / parallel packets (41, 42) for storing two data channel information of a comprehensive information communication network; One second serial / parallel envelope 43 for storing information of the video codec; Clock phase difference detection circuits 47 and 48 for detecting transmission side phase change information with respect to information input from a comprehensive information network terminal device and a video codec; Three cell configuration circuits 44 to 46 connected to each of the first and second serial / parallel envelopes; And a data multiplexing unit (49) for sequentially transmitting the information first configured according to the first and second encapsulation state information through one transmission data bus.
제10항에 있어서, 상기 셀 구성회로(44 내지 46) 각각은 셀 정보를 구성하기 위한 8진 카운터(53); 해당 직렬/병렬 피포로부터 일정 개수의 정보를 읽어내기 위한 바이트 카운터(52); 상기 직렬/병렬 피포의 상태 정보, 상기 8진 카운터, 상기 클럭 위상차 검출 회로, 상기 바이트 카운터와 각각 연결되어 셀 정보를 센싱하는 제어 회로(51); 및 상기 제어 회로와 쓰기 신호를 이용하여 연결되며, 정보를 임시로 저장하기 위한 제3피포(54)를 구비하는 것을 특징으로 하는 종합 정보 통신망 및 비디오 코덱 정합 회로.11. The apparatus of claim 10, wherein each of the cell configuration circuits (44 to 46) comprises: an octal counter (53) for organizing cell information; A byte counter 52 for reading a predetermined number of information from the serial / parallel packaging; A control circuit (51) connected to the state information of the serial / parallel envelope, the octal counter, the clock phase difference detection circuit, and the byte counter to sense cell information; And a third envelope (54) connected to the control circuit using a write signal and for temporarily storing information.
제11항에 있어서, 상기 수신 처리 수단은 수신 데이타 버스를 통하여 수신된 셀 정보를 임시로 저장하는 제4피포(61); 상기 제4피포에 저장된 셀 정보를 입력받으며, 종합 정보 통신망 빛 비디오 코덱과 대응되는 3개의 제5피포(71); 상기 제5피포와 병렬로 연결되며, 수신된 셀 정보를 수신된 순서대로 상기 제5피포로 역다중화하여 출력하는 데이타 역다중화 회로(65); 상기 제5피포에 저장된 정보를 사익 정합 수단과 직렬로 데이타를 정합하기 위한 3개의 병렬/직렬 피포(62 내지 64); 송신시 부가한 일정한 크기의 부가 정보를 폐기하고, 상기 바이트 카운터 만큼의 정보를 상기 병렬/직렬 피포에 전달하는 셀 분해회로(66 내지 68); 및 상기 셀 분해회로가 제공하는 위상편이값과 망에서 수신한 망동기 클럭을 이용하여 복원된 2종의 클럭 을 생성하는 제2 및 제3피엘엘 회로부(69,70)를 구비하는 것을 특징으로 하는 종합 정보 통신망 및 비디오 코덱 정합 회로.12. The apparatus according to claim 11, wherein said receiving processing means comprises: a fourth envelope (61) for temporarily storing cell information received via a receiving data bus; Three fifth packets 71 receiving cell information stored in the fourth packet and corresponding to a light video codec of a comprehensive information communication network; A data demultiplexing circuit (65) connected in parallel with the fifth packet and demultiplexing the received cell information to the fifth packet in the order of reception; Three parallel / serial wraps (62 to 64) for matching data stored in the fifth wrapper in series with a sound matching means; Cell decomposition circuits (66 to 68) for discarding additional information of a constant size added during transmission and transferring information as much as the byte counter to the parallel / serial packaging; And second and third PLL circuit parts 69 and 70 for generating two types of clocks recovered by using a phase shift value provided by the cell decomposition circuit and a network synchronizer clock received from the network. Comprehensive information network and video codec matching circuit.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.