JP3009901B2 - ISDN interface method - Google Patents
ISDN interface methodInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、サービス統合ディジタル網（以下、「ISD
N」という。）に接続される装置において、チャネル同
期およびチャネル間の伝送遅延を補償し、複数のＢチャ
ネルのインタフェース制御を行うISDNインタフェース方
式に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to an integrated service digital network (hereinafter referred to as "ISD
N ". The present invention relates to an ISDN interface system for compensating for channel synchronization and transmission delay between channels, and performing interface control of a plurality of B channels in a device connected to (1).
ISDNから受信される複数のＢチャネルのチャネル同期
およびチャネル間同期をとる装置と、その装置を介して
出力される各Ｂチャネルのデータを利用する装置間のイ
ンタフェースでは、取り扱われる通信情報は多種多用で
あり、その通信速度は低速の音声系から高速のデータを
含み広範囲になっている。In the interface between a device that synchronizes a plurality of B channels received from ISDN and synchronizes between channels and a device that uses data of each B channel output through the device, the communication information handled is diverse. The communication speed is wide ranging from low-speed voice to high-speed data.
このような装置間のインタフェースでは、基本回線速
度（64kb/s）のＢチャネルを基本単位として、通信中に
ISDNの伝送量が増減するのに対応してインタフェース速
度が増減する。例えば、１本のＢチャネルが使用される
場合は64kb/s、２本のＢチャネルが使用される場合は12
8kb/sと伝送量が変わるごとに、インタフェース線のク
ロックレートを64kHz、128kHzに変えている。In such an interface between devices, the B channel of the basic line speed (64 kb / s) is used as a basic unit during communication.
The interface speed increases / decreases as the ISDN transmission volume increases / decreases. For example, 64 kb / s when one B channel is used, and 12 kb / s when two B channels are used.
Each time the transmission amount changes to 8 kb / s, the clock rate of the interface line is changed to 64 kHz and 128 kHz.
ところで、このような従来のインタフェース方式で
は、ISDN側の伝送量を変える度にインタフェース線のク
ロックレートが変わり、インタフェース線を介して受信
さるデータを利用する装置側で受信同期が外れ、伝送さ
れてきたデータを失うためデータを有効に利用すること
ができなかった。By the way, in such a conventional interface method, the clock rate of the interface line changes every time the transmission amount on the ISDN side changes, and the receiving side of the device using data received via the interface line loses synchronization and is transmitted. The data could not be used effectively because of the lost data.
本発明は、通信中にＢチャネル単位で伝送量が変わっ
た場合でも、インタフェース線のクロックレートの変更
を不要にするISDNインタフェース方式を提供することを
目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide an ISDN interface system that does not require a change in a clock rate of an interface line even when a transmission amount changes in B channel units during communication.
第１図は、本発明方式の原理構成を示すブロック図で
ある。FIG. 1 is a block diagram showing the principle configuration of the system of the present invention.
本発明は、ISDNから受信される複数のＢチャネルの同
期をとり、各Ｂチャネル間の伝送遅延を補償する同期化
手段と、各Ｂチャネル内のデータを分離する分離手段と
を備え、各手段間のインタフェース制御を行うISDNイン
タフェース方式において、所定数のＢチャネルの伝送量
に対応する一定の伝送速度を有するインタフェース線を
用い、前記所定数を越えない複数の同期のとれたＢチャ
ネルを時分割多重化し、前記一定のインタフェース速度
を有するインタフェース線を介して前記分離手段に送出
されるフレームを構成する時分割多重化手段を備えて構
成される。The present invention includes a synchronizing means for synchronizing a plurality of B channels received from ISDN and compensating for a transmission delay between each B channel, and a separating means for separating data in each B channel. In the ISDN interface system for controlling the interface between the plurality of synchronized B channels that do not exceed the predetermined number, time-division is performed by using an interface line having a constant transmission rate corresponding to the transmission amount of the predetermined number of B channels. A time division multiplexing unit configured to multiplex and form a frame transmitted to the demultiplexing unit via the interface line having the constant interface speed.
本発明では、同期化手段は、ISDNから受信される複数
のＢチャネルの同期をとり、これらのＢチャネル間の伝
送遅延を補償する。時分割多重化手段は、このような処
理が施されたＢチャネルの内、所定数を超えない複数の
Ｂチャネルのデータを時分割多重化し、その所定数のＢ
チャネルの伝送量の総和に相当する一定の伝送速度を有
するインタフェース線を介して分離手段に、これらのデ
ータを与える。In the present invention, the synchronization means synchronizes a plurality of B channels received from ISDN and compensates for a transmission delay between these B channels. The time-division multiplexing means time-division multiplexes data of a plurality of B channels that does not exceed a predetermined number from among the B channels subjected to such processing,
These data are given to the separating means via an interface line having a constant transmission rate corresponding to the sum of the transmission amounts of the channels.
すなわち、ISDNにおいてＢチャネル単位で伝送量が増
減した場合であっても、個々のＢチャネルの同期が同期
化手段によって先行してとられ、かつ分離手段には、伝
送速度が一定に保たれたインタフェース線を介して分離
処理が施されるべきＢチャネルのデータが与えられるの
で、受信同期が確度高く安定にとられる。In other words, even if the transmission amount is increased or decreased in B channel units in ISDN, the synchronization of the individual B channels is preceded by the synchronization means, and the transmission speed is kept constant by the separation means. Since the data of the B channel to be subjected to the separation process is supplied via the interface line, the reception synchronization is accurately and stably achieved.
以下、図面に基づいて本発明の実施例について詳細に
説明する。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第２図は、本発明方式を実現する装置構成例を示すブ
ロック図である。FIG. 2 is a block diagram showing an example of an apparatus configuration for realizing the method of the present invention.
図において、ISDNに接続されるＢチャネルデータ入力
端子201、202、…、20nから入力されるＢチャネルデー
タ１、２、…、ｎは、それぞれ同期回路211、212、…、
21nに入力されてフレーム同期がとられて遅延補償回路2
2に送出される。In the figure, B-channel data 1 , 2 ,..., N input from B-channel data input terminals 20 1 , 20 2 ,..., 20 n connected to ISDN are synchronized circuits 21 1 , 21 2 ,.
21 n is input to frame synchronization, delay compensation circuit 2
Sent to 2.
遅延補償回路22は、これらの各Ｂチャネル間で異なる
伝送時間差を補償する。時分割多重化回路23は、遅延補
償回路22から出力される各Ｂチャネルデータを一定のイ
ンタフェース速度（例えば、1.536Mb/s）を有するイン
タフェース線に時分割多重化して送出する。The delay compensation circuit 22 compensates for a different transmission time difference between these B channels. The time division multiplexing circuit 23 time multiplexes each B channel data output from the delay compensation circuit 22 to an interface line having a constant interface speed (for example, 1.536 Mb / s) and transmits the data.
分離回路24は、時分割多重化されて送出された各Ｂチ
ャネルデータを、各チャネル毎に分離してデマルチプレ
クサ24に送出する。The separation circuit 24 separates each B-channel data that has been time-division multiplexed and transmitted, for each channel, and transmits the data to the demultiplexer 24.
デマルチプレクサ25は、分離された各Ｂチャネルデー
タに含まれる映像、音声、狭帯域データその他を種別毎
に分離して、映像データ出力端子26、音声データ出力端
子27、狭帯域データ出力端子28その他にそれぞれ出力す
る。The demultiplexer 25 separates video, audio, narrow-band data and the like included in each separated B-channel data for each type, and outputs a video data output terminal 26, an audio data output terminal 27, a narrow-band data output terminal 28 and the like. Respectively.
インタフェース速度が1.536Mb/sとすれば、多重化可
能なＢチャネル（64kb/s）数は、最大で24となる。ま
た、インタフェース線のクロックレートは、1.536MHzと
なる。If the interface speed is 1.536 Mb / s, the maximum number of multiplexable B channels (64 kb / s) is 24. The clock rate of the interface line is 1.536 MHz.
第３図は、64kb/sチャネルのフレーム構成を示す図で
ある。FIG. 3 is a diagram showing a frame configuration of a 64 kb / s channel.
図において、「１」〜「８」はオクテット多重により
送信される各データのビット番号を示す。「FAS（Frame
Alignment Signal）」は、フレーム同期に使用される
一意のビット列（例えば、「x0011011」、「ｘ」はフレ
ームに番号を付与するために使用されるためにフレーム
単位で変化する）である。「BAS（Bit−rate Allocatio
n Signal）」は、そのチャネルにどのような種類のデー
タがどれだけ多重化されているかを示すコードである。In the figure, “1” to “8” indicate bit numbers of each data transmitted by octet multiplexing. "FAS (Frame
The “Alignment Signal” is a unique bit string used for frame synchronization (for example, “x0011011”, “x” changes for each frame because it is used for assigning a number to a frame). "BAS (Bit-rate Allocatio
n Signal) "is a code indicating what kind of data and how much data is multiplexed on the channel.
第４図は、Ｂチャネルデータ入力端子201〜20nにそれ
ぞれ入力されるＢチャネルデータを示す図である。4 is a diagram showing a B-channel data are input to the B channel data input terminal 20 1 to 20 n.
図において、同期回路211〜21nは、各Ｂチャネルのフ
レーム同期をとるために、第４図に示すフレーム構成に
基づいて、「FAS」を各フレーム中から順次検索してフ
レーム同期をとる。In the figure, the synchronization circuit 21 1 through 21 n, in order to take the frame synchronization of each B-channel, based on the frame structure shown in FIG. 4, frame synchronization by sequentially searching for "FAS" from in each frame .
遅延補償回路22は、同期回路211〜21nによってフレー
ム同期のとれた各Ｂチャネルデータについて、個々のチ
ャネル間で異なる伝送時間差を補償し、全てのＢチャネ
ルをチャネル間同期のとれたフレーム構成に再構成す
る。なお、本実施例では、各Ｂチャネルデータの「FA
S」および「BAS」は、それぞれオクテットナンバー「１
〜８」および「９〜16」に配置される。Delay compensation circuit 22 for each B channel data the frame synchronization by the synchronization circuit 21 1 through 21 n, to compensate for the different transmission time differences between the individual channels, the frame structure with a good between channels synchronize all B channels To be reconfigured. In this embodiment, the “FA” of each B channel data
"S" and "BAS" are the octet numbers "1"
８8 ”and“ 9〜16 ”.
第５図は、時分割多重化フレームの構成を示す図であ
る。FIG. 5 is a diagram showing a configuration of a time division multiplexed frame.
図において、「タイムスロットn1」および「タイムス
ロットn2」は、それぞれ時分割多重化されたフレームに
含まれる任意のタイムスロットを示す。なお、これらの
タイムスロットはそれぞれ個々のＢチャネルに対応す
る。In the figure, “time slot n 1 ” and “time slot n 2 ” each indicate an arbitrary time slot included in a time-division multiplexed frame. Each of these time slots corresponds to an individual B channel.
時分割多重化回路23は、遅延補償回路22から出力され
る各Ｂチャネルデータを、第５図に示すフレーム構成に
時分割多重化し、インタフェース線に送出する。The time-division multiplexing circuit 23 time-division-multiplexes each B-channel data output from the delay compensation circuit 22 into a frame configuration shown in FIG.
分離回路24は、第３図に示すフレーム構成を基に「FA
S」を検出し、多重化されたＢチャネルをチャネル毎に
分離する。The separation circuit 24 is configured based on the frame configuration shown in FIG.
S ”is detected, and the multiplexed B channel is separated for each channel.
また、デマルチプレクサ25は、各Ｂチャネルに含まれ
る映像、音声、狭帯域データその他の種別毎のデータ分
離動作に際して、上述の「BAS」の内容を参照してデー
タの種別その他を認識する。例えば、音声に16kb/s、映
像に40kb/s、狭帯域データに6.4kb/sが割り当てられて
いる場合は、複数回に分割して伝送される「BAS」より
これらの各データの種類および伝送速度を認識し、これ
に応じてデータを分離する。Further, the demultiplexer 25 recognizes the data type and the like by referring to the contents of the above-mentioned "BAS" at the time of data separation operation for each type of video, audio, narrowband data and the like included in each B channel. For example, when 16 kb / s is assigned to audio, 40 kb / s to video, and 6.4 kb / s to narrow-band data, the type and type of each of these data is determined by `` BAS '' transmitted by dividing it multiple times. Recognize the transmission rate and separate the data accordingly.
本実施例では、通信中にISDN回線の伝送量（Ｂチャネ
ルの数）が変わった場合には、Ｂチャネルの数、そのＢ
チャネルの多重化されるフレーム上の位置およびチャネ
ル番号を分離回路24に伝える。In this embodiment, when the transmission amount (the number of B channels) of the ISDN line changes during communication, the number of B channels and the B
The position of the channel to be multiplexed on the frame and the channel number are transmitted to the separation circuit 24.
したがって、分離回路24は必要なデータのみを分離で
き、時分割多重化回路23と分離回路24の間のインタフェ
ース線のクロックレートは1.536MHzのまま変わらない。Therefore, the separation circuit 24 can separate only necessary data, and the clock rate of the interface line between the time division multiplexing circuit 23 and the separation circuit 24 remains at 1.536 MHz.
さらに、時分割多重化回路23によって時分割多重化さ
れ、かつインタフェース線を介して分離回路24に与えら
れる複数のＢチャネルの伝送情報については、これらの
Ｂチャネル以外のチャネルを介して伝送される伝送情報
が共通のフレームに併せて配置される場合であっても、
そのフレームのフレーム構成が正規であって同期回路21
1〜21nおよび遅延補償回路22が正常に作動し、かつISDN
においてビット誤りが生じない限り、位相の相違が時間
軸上で確度高く圧縮される。Further, transmission information of a plurality of B channels which is time-division multiplexed by the time division multiplexing circuit 23 and supplied to the demultiplexing circuit 24 via the interface line is transmitted through channels other than these B channels. Even if the transmission information is arranged along with a common frame,
The frame structure of the frame is normal and the synchronization circuit 21
1 to 21 n and the delay compensation circuit 22 operate normally and the ISDN
As long as a bit error does not occur, the phase difference is compressed with high accuracy on the time axis.
上述したように、本発明は、チャネル同期およびチャ
ネル間の遅延補償がとられたＢチャネルをインタフェー
ス速度が一定のインタフェース線に時分割多重化して伝
送する。As described above, according to the present invention, a B channel in which channel synchronization and delay compensation between channels are compensated is time-division multiplexed and transmitted to an interface line having a constant interface speed.
したがって、通信中にＢチャネル単位で伝送量が変わ
った場合でも、時分割多重化されたチャネルを割り当て
るＢチャネルの数を変えるだけで対応でき、インタフェ
ース線のクロックレートは、ISDN側の伝送量の増減の如
何に関わらず一定となる。Therefore, even if the transmission amount changes in B-channel units during communication, it can be dealt with only by changing the number of B-channels to which time-division multiplexed channels are allocated. It is constant regardless of the increase or decrease.
また、インタフェース速度の変更が不要となり、受信
同期外れおよびこれに伴なう受信データの欠落を回避で
きる。In addition, there is no need to change the interface speed, and it is possible to avoid loss of reception synchronization and loss of received data due to this.
第１図は本発明の原理構成を示すブロック図。 第２図は本発明方式を実現する装置構成例を示すブロッ
ク図。 第３図は64kb/sチャネルのフレーム構成を示す図。 第４図はＢチャネルデータ入力端子201〜20nにそれぞれ
入力されるＢチャネルデータを示す図。 第５図は時分割多重化フレームの構成を示す図。 201、202、20n……Ｂチャネルデータ入力端子、211、21
2、21n……同期回路、22……遅延補償回路、23……時分
割多重化回路、24……分離回路、25……デマルチプレク
サ、26……映像データ出力端子、27……音声データ出力
端子、28……狭帯域データ出力端子。FIG. 1 is a block diagram showing the principle configuration of the present invention. FIG. 2 is a block diagram showing an example of an apparatus configuration for realizing the method of the present invention. FIG. 3 is a diagram showing a frame configuration of a 64 kb / s channel. Figure 4 shows the B-channel data are input to the B channel data input terminal 20 1 to 20 n FIG. FIG. 5 is a diagram showing a configuration of a time division multiplex frame. 20 1 , 20 2 , 20 n ... B channel data input terminals, 21 1 , 21
2 , 21 n ... synchronization circuit, 22 ... delay compensation circuit, 23 ... time division multiplexing circuit, 24 ... separation circuit, 25 ... demultiplexer, 26 ... video data output terminal, 27 ... audio data Output terminal, 28 ... Narrow band data output terminal.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 5/22 H04J 3/00 - 3/26 H04L 29/00 H04L 7/00 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H04L 5/22 H04J 3/00-3/26 H04L 29/00 H04L 7/00
Claims (1)
期をとり、各Ｂチャネル間の伝送遅延を補償する同期化
手段と、各Ｂチャネル内のデータを分離する分離手段と
を備え、各手段間のインタフェース制御を行うISDNイン
タフェース方式において、 所定数のＢチャネルの伝送量に対応する一定の伝送速度
を有するインタフェース線を用い、 前記所定数を越えない複数の同期のとれたＢチャネルを
時分割多重化し、前記一定のインタフェース速度を有す
るインタフェース線を介して前記分離手段に送出される
フレームを構成する時分割多重化手段を備えた ことを特徴とするISDNインタフェース方式。1. Synchronizing means for synchronizing a plurality of B channels received from ISDN and compensating for transmission delay between each B channel, and separating means for separating data in each B channel. In an ISDN interface system for controlling an interface between means, an interface line having a constant transmission rate corresponding to the transmission amount of a predetermined number of B channels is used, and a plurality of synchronized B channels not exceeding the predetermined number are transmitted. An ISDN interface system, comprising: time division multiplexing means for dividing and multiplexing and forming a frame transmitted to the demultiplexing means via the interface line having the constant interface speed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1258596A JP3009901B2 (en) | 1989-10-03 | 1989-10-03 | ISDN interface method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1258596A JP3009901B2 (en) | 1989-10-03 | 1989-10-03 | ISDN interface method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03120925A JPH03120925A (en) | 1991-05-23 |
| JP3009901B2 true JP3009901B2 (en) | 2000-02-14 |
Family
ID=17322466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1258596A Expired - Lifetime JP3009901B2 (en) | 1989-10-03 | 1989-10-03 | ISDN interface method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3009901B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04373338A (en) * | 1991-06-24 | 1992-12-25 | Graphics Commun Technol:Kk | Device for synchronizing channels |
-
1989
- 1989-10-03 JP JP1258596A patent/JP3009901B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03120925A (en) | 1991-05-23 |
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