KR970056330A - Subscriber node I / O matching device for parallel common bus type high speed packet switching system - Google Patents

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Abstract

본 발명은 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 노드 입출력 정합 장치에 관한 것으로서, 가입자 입출력 장치를 비교적 저가인 동축 케이블을 사용하여 수백 미터 반경의 성형망을 구축하여 근거리 통신망이나 대형 통신시스템의 내부 연동망으로 활용할 수 있고, 폴링에 의해 중재하고 공통 병렬 버스를 통해 데이터 전달 교환을 이루는 비교적 간단한 매체 접근 프로토콜을 가지면서 320Mbps급의 고속의 성능을 내며 브로드캐스팅, 멀티캐스팅이 지원되며, 확장을 통해 192개까지 입출력이 가능한 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 노드 입출력 정합 장치를 제공하기 위하여, 시스템 버스 인터페이스부(10), 송신 패킷 메모리(11), 중앙 처리 장치(12), 메모리(13), 송신 DMA부(14), 태그 발생부(15), CRC 생성부(16), 다중화부(17), 송신 타이밍 제어부(18), 직렬 통신 송신부(19), 직렬 통신 수신부(20), 수신 타이밍 제어부(21), 역다중화부(22), 태그 분석부(23), 수신 DMA부(24), CRC 검출부(25), 수신 패킷 메모리(26)로 구성되어 비교적 저속의 저가격의 소자 및 메모리를 이용할 수 있는 장점이 있고, 병렬 공통 버스 기반의 패킷 교환 시스템을 통해 성형의 근거리 통신망이나 대형 통신 시스템의 내부 고속 연동망으로 활용할시 상호 일대일 통신, 멀티캐스팅, 브로드 캐스팅이 가입자 노드 상호간에 가능하며, 가입자 노드(3)의 통신처리 부하를 전용 가입자 입출력 정합 장치(9)에서 처리함으로 주제어 장치(7)의 부하를 경감하고 처리속도를 높일 수 있는 효과가 있다.The present invention relates to a subscriber node input / output matching device of a parallel common bus type high-speed packet switching system. It can be used as an interworking network, has a relatively simple media access protocol that mediates by polling and exchanges data transfers through a common parallel bus, delivering high speed performance of 320 Mbps, and supports broadcasting and multicasting. The system bus interface unit 10, the transmission packet memory 11, the central processing unit 12, and the memory 13 are provided in order to provide a subscriber node input / output matching device for a parallel common bus type high speed packet switching system capable of inputting / outputting up to Transmission DMA unit 14, tag generation unit 15, CRC generation unit 16, multiplexing unit 17, transmission other EMM control unit 18, serial communication transmitter 19, serial communication receiver 20, reception timing controller 21, demultiplexer 22, tag analyzer 23, receive DMA unit 24, CRC detector (25), the received packet memory (26) has the advantage of being able to use a relatively low-cost low-cost device and memory, and the internal high-speed of the local area network or large communication system through a parallel common bus-based packet switching system When utilized as interworking network, one-to-one communication, multicasting, and broadcasting can be performed between subscriber nodes, and the processing load of subscriber node 3 is handled by dedicated subscriber I / O matching device 9 so that the load of main controller 7 can be reduced. It can reduce the effects and speed up the processing.

Description

병령 공통 버스형 고속 패킷 교환 시스템의 가입자 노드 입출력 정합 장치Subscriber node I / O matching device of parallel common bus type high speed packet switching system

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제5도는 본 발명의 일실시예에 따른 가입자 노드의 입출력 정합 장치의 구성도.5 is a configuration diagram of an input / output matching device of a subscriber node according to an embodiment of the present invention.

제6도는 본 발명의 일실시예에 따른 다중화/역다중화부의 구성도.6 is a block diagram of a multiplexing / demultiplexing unit according to an embodiment of the present invention.

제7도는 본 발명의 일실시예에 따른 송수신 패킷 메모리의 데이터 구조의 구성도.7 is a configuration diagram of a data structure of a transmit / receive packet memory according to an embodiment of the present invention.

제8도는 본 발명의 일실시예에 따른 중앙 처리 장치의 전체 흐름도.8 is an overall flowchart of a central processing unit according to an embodiment of the present invention.

Claims (4)

시스템 버스와의 정합 기능을 수행하는 시스템 버스 인터페이스 수단(10); 상태 표시 필드 읽기 신호에 의해 상태 표시 필드 값을 출력하고, 상기 시스템 버스 인터페이스 수단(10)을 통해 주제어 장치(7)의 쓰기 신호에 의해 패킷 데이터와 상태 표시 필드 유효 값을 저장하고, 읽기 신호에 의해 패킷 데이터를 출력하는 송신 패킷 메모리 수단(11); 데이터 길이값(이하, LEN이라 함)과 패킷 데이터 시작 번지를 입력받아 상기 송신 패킷 메모리 수단(11)에 읽기 신호를 출력하고, LEN이 0이 될 때 까지 시작신호, 계속신호, 송신 준비 신호를 출력하고, LEN이 0이 되면 끝 신호를 출력하고, 송신 완료 응답 신호가 수신되면 송신 완료 인터럽트를 출력하는 송신 직접 메모리 접근 수단(이하, 송신 DMA부라 함)(14); 상기 송신 DMA 수단(14)의 시작, 계속, 끝 신호를 입력받아 태그를 발생하여 출력하는 태그 발생수단(15); 상기 송신 패킷 메모리 수단(11)의 출력과 상기 송신 DMA 수단(14)의 시작, 계속, 끝 신호를 입력받아 CRC(Cyclic Redundancy Code) 계산을 통해 CRC 값을 생성하여 출력하는 CRC 생성수단(16); 상기 송신 DMA 수단(14)의 송신 준비 신호를 입력받아 래치 신호, 출력 인에이블 신호(OE1- OE4)와 데이터 스트로브(이하,DS라 함)신호를 출력하고, 상기 송신 DMA 수단(14)에 송신 완료 응답 신호를 출력하는 송신 타이밍 제어 수단(18); 상기 송신 패킷 메모리 수단(11)의 출력과 상기 태그 발생 수단(15)의 출력과 상기 CRC 생성 수단(16)의 출력을 상기 송신 타이밍 제어 수단(18)의 래치 신호에 의해 래치하여 상기 송신 타이밍 제어 수단(18)의 출력 인에이블 신호에 의해 다중화된 패킷 데이터를 출력하는 다중화 수단(17); 상기 다중화 수단(17)의 출력을 입력받아 상기 송신 타이밍 제어 수단(18)의 DS 신호에 의해 직렬 패킷 데이터로 변환하여 출력하는 직렬 통신 송신 수단(19); 외부로부터 직렬 패킷 데이터를 수신하여 출력하고, DS 신호를 출력하는 직렬 통신 수신 수단(20); 상기 직렬 통신 수신 수단(20)의 출력 DS 신호를 입력받아 래치 신호를 출력하는 수신 타이밍 제어 수단(21); 상기 직렬 통신 수신 수단(20)의 출력을 상기 수신 타이밍 제어 수단(21)의 래치신호에 의해 래치하여 역다중화한 후 태그와 패킷 데이터를 출력하는 역다중화 수단(22); 상기 역다중화 수단(22)의 출력 태그를 입력받아 시작, 계속, 끝 신호를 검출하여 출력하는 태그 분석 수단(23); 상기 역다중화 수단(22)의 출력 패킷 데이터와 상기 태그 분석 수단(23)의 출력 시작, 계속, 끝 신호를 입력받아 CRC 값의 에러 유무를 검출하여 출력하는 CRC 검출 수단(25); 패킷 데이터 쓰기 시작 번지와 크기를 입력받아 쓰기 신호를 출력하고, 상기 CRC 검출 수단(25)의 출력과 상기 태그 분석 수단(23)의 출력을 입력받아 수신이 완료되면 수신 완료 인터럽트 혹은 에러 인터럽트를 출력하는 수신 DMA 수단(24); 상태 표시 필드 읽기 신호에 의해 상태 값을 출력하고, 상기 역다중화 수단(22)의 출력을 상기 수신 DMA 수단(24)의 쓰기 신호에 의해 저장하여 상기 시스템 버스 인터페이스 수단(10)을 통해 주제어 장치(7)의 읽기 신호에 의해 패킷 데이터를 출력하는 수신 패킷 메모리 수단(26); 및 상기 송신 패킷 메모리 수단(11)에 상태 표시 필드 읽기 신호를 출력하여 상태 값을 읽어 데이터가 저장된 유효 상태이면 LEN을 읽어 상기 송신 DMA 수단(14)에 LEN 값과 패킷 데이터 시작번지를 출력하고, 송신 완료 인터럽트를 수신하면 상기 송신 패킷 메모리 수단(11)의 상태 표시 필드를 빈방 상태로 변경하고, 상기 수신 패킷 메모리 수단(26)에 상태 표시 필드 읽기 신호를 출력하여 상태 값을 읽어 빈방 상태이면 상기 수신 DMA 수단(24)에 패킷 데이터 쓰기 시작 번지와 데이터를 저장할 수 있는 크기를 출력하고, 상기 수신 DMA 수단(24)으로부터 수신 완료 인터럽트 혹은 에러 인터럽트가 수신되면 상기 수신 패킷 메모리 수단(26)의 상태 표시 필드값을 유효 혹은 빈방 상태로 변경하는 중앙처리 수단(12)을 포함하는 것을 특징으로 하는 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 노드 입출력 정합 장치.System bus interface means (10) for performing a matching function with the system bus; Outputting the status display field value by the status display field read signal, storing the packet data and the status display field valid value by the write signal of the main controller 7 through the system bus interface means 10, Transmission packet memory means 11 for outputting packet data; A data length value (hereinafter referred to as LEN) and a packet data start address are input, and a read signal is output to the transmission packet memory means 11, and a start signal, a continuous signal, and a transmission ready signal are output until the LEN becomes 0. Transmission direct memory access means (hereinafter referred to as a transmission DMA unit) 14 for outputting, outputting an end signal when LEN becomes 0, and outputting a transmission completion interrupt when a transmission completion response signal is received; Tag generating means (15) for generating a tag by receiving the start, continuation, and end signals of the transmitting DMA means (14); CRC generation means 16 for receiving the output of the transmission packet memory means 11 and the start, continuation, and end signals of the transmission DMA means 14 to generate and output a CRC value through a cyclic redundancy code (CRC) calculation; ; Receives a transmission ready signal from the transmission DMA means 14, outputs a latch signal, an output enable signal OE1- OE4 and a data strobe (hereinafter referred to as DS) signal, and transmits it to the transmission DMA means 14. Transmission timing control means 18 for outputting a completion response signal; The transmission timing control by latching the output of the transmission packet memory means 11, the output of the tag generating means 15 and the output of the CRC generating means 16 by the latch signal of the transmission timing control means 18. Multiplexing means (17) for outputting packet data multiplexed by the output enable signal of the means (18); Serial communication transmission means (19) which receives the output of the multiplexing means (17) and converts the serial packet data into output by the DS signal of the transmission timing control means (18); Serial communication receiving means (20) for receiving and outputting serial packet data from the outside and for outputting a DS signal; Reception timing control means (21) for receiving an output DS signal of the serial communication reception means (20) and outputting a latch signal; Demultiplexing means (22) for latching and demultiplexing the output of the serial communication receiving means (20) by the latch signal of the receiving timing control means (21) and then outputting tag and packet data; Tag analysis means (23) for receiving the output tag of the demultiplexing means (22) to detect and output start, continue, and end signals; CRC detection means (25) for receiving the output packet data of the demultiplexing means (22) and the output start, continue, and end signals of the tag analysis means (23) to detect and output an error of the CRC value; Outputs a write signal by receiving the packet data write start address and size, and receives the output of the CRC detecting means 25 and the output of the tag analyzing means 23 and outputs a reception completion interrupt or an error interrupt when the reception is completed. Receiving DMA means 24; Outputting the status value by the status display field read signal, storing the output of the demultiplexing means 22 by the write signal of the receiving DMA means 24, and controlling the main control unit via the system bus interface means 10. Received packet memory means 26 for outputting packet data by the read signal of 7); And outputting a status display field read signal to the transmission packet memory means 11 to read a state value and reading a LEN if the data is in a valid state, and output a LEN value and a packet data start address to the transmission DMA means 14; When the transmission completion interrupt is received, the status display field of the transmission packet memory means 11 is changed to an empty state, and a status display field read signal is output to the reception packet memory means 26 to read a state value, and if the state is empty, Outputs a packet data write start address and a size capable of storing data to the reception DMA means 24, and when a reception completion interrupt or error interrupt is received from the reception DMA means 24, the state of the reception packet memory means 26; A parallel common bus type high speed comprising a central processing means (12) for changing the display field value to a valid or empty state. Subscriber node I / O matching device of fast packet switching system. 제1항에 있어서, 상기 중앙 처리 장치(12)의 제어를 위한 프로그램을 저장하는 메모리 수단(13)을 더 구비하는 것을 특징으로 하는 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 노드 입출력 정합 장치.2. The subscriber node input / output matching device according to claim 1, further comprising a memory means (13) for storing a program for control of said central processing unit (12). 제1항 또는 제2항에 있어서, 상기 다중화 수단은, 상기 송신 패킷 메모리 수단(11)의 출력 32비트 패킷 데이터와 태그 발생 수단(15)의 출력 4비트 태그를 송신 타이밍 제어 수단(18)의 래치 신호에 의해 래치하고, 상기 송신 타이밍 제어 수단(18)의 출력 인에이블 신호(OE1)에 의해 래치된 1바이트 데이터와 1비트 태그를 직렬 통신 송신 수단(19)으로 출력하는 제1래치수단(17-1); 마찬가지로 상기 송신 패킷 메모리 수단(11)의 출력 32비트 패킷 데이터와 태그 발생 수단(15)의 출력 4비트 태그를 송신 타이밍 제어 수단(18)의 래치 신호에 의해 래치하고, 상기 송신 타이밍 제어 수단(18)의 출력 인에이블 신호(OE2)에 의해 래치된 1바이트 데이터와 1비트 태그를 직렬 통신 송신 수단(19)으로 출력하는 제2래치수단(17-2); 상기 송신 패킷 메모리 수단(11)의 출력 32비트 패킷 데이터와 태그 발생수단(15)의 출력 4비트 태그를 송신 타이밍 제어 수단(18)의 래치 신호에 의해 래치하고, 상기 송신 타이밍 제어 수단(18)의 출력 인에이블 신호(OE3)에 의해 래치된 1바이트 데이터와 1비트 태그를 직렬 통신 송신 수단(19)으로 출력하는 제3래치수단(17-3); 및 상기 송신 패킷 메모리 수단(11)의 출력 32비트 패킷 데이터와 태그 발생 수단(15)의 출력 4비트 태그를 송신 타이밍 제어 수단(18)의 래치 신호에 의해 래치하고, 상기 송신 타이밍 제어 수단(18)의 출력 인에이블 신호(OE4)에 의해 래치된 1바이트 데이터와 1비트 태그를 직렬 통신 송신수단(19)으로 출력하는 제4래치수단(17-4)을 포함하는 것을 특징으로 하는 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 노드 입출력 정합 장치.3. The multiplexing means according to claim 1 or 2, wherein the multiplexing means outputs 32-bit packet data of the transmission packet memory means 11 and an output 4-bit tag of the tag generating means 15 of the transmission timing control means 18. A first latch means for latching by a latch signal and outputting 1-byte data and a 1-bit tag latched by the output enable signal OE1 of the transmission timing control means 18 to the serial communication transmission means 19 ( 17-1); Similarly, the output 32-bit packet data of the transmission packet memory means 11 and the output 4-bit tag of the tag generation means 15 are latched by the latch signal of the transmission timing control means 18, and the transmission timing control means 18 Second latch means (17-2) for outputting the 1-bit data and the 1-bit tag latched by the output enable signal (OE2) of " The output 32-bit packet data of the transmission packet memory means 11 and the output 4-bit tag of the tag generation means 15 are latched by the latch signal of the transmission timing control means 18, and the transmission timing control means 18 Third latch means 17-3 for outputting the 1-byte data and the 1-bit tag latched by the output enable signal OE3 of the signal to the serial communication transmission means 19; And latching the output 32-bit packet data of the transmission packet memory means 11 and the output 4-bit tag of the tag generation means 15 by a latch signal of the transmission timing control means 18, and transmitting transmission control means 18 And a fourth latch means (17-4) for outputting the 1-bit data and the 1-bit tag latched by the output enable signal (OE4) Subscriber node I / O matching device of a fast packet switching system. 제1항 또는 제2항에 있어서, 상기 역다중화 수단(22)은, 상기 직렬 통신 수단(20)으로부터 수신되는 1바이트 데이터와 1비트 태그를 상기 수신 타이밍 제어 수단(21)의 래치1신호에 의해 래치하는 제1래치수단(22-1); 그 다음에 두 번째로 상기 직렬 통신 수단(20)으로부터 수신되는 1바이트 데이터와 1비트 태그를 상기 수신 타이밍 제어 수단(21)의 래치2신호에 의해 래치하는 제2래치수단(22-2); 세 번째로 상기 직렬 통신 수신 수단(20)으로부터 수신되는 1바이트 데이터와 1비트 태그를 상기 수신 타이밍 제어 수단(21)의 래치 3신호에 의해 래치하는 제3래치수단(22-3); 및 네 번째로 상기 직렬 통신 수신 수단(20)으로부터 수신되는 1바이트 데이터와 1비트 태그를 상기 수신 타이밍 제어 수단(21)의 래치4 신호에 의해 래치하는 제4래치수단(22-4)을 포함하는 것을 특징으로 하는 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 노드 입출력 정합 장치.The demultiplexing means (22) according to any one of claims 1 to 4, wherein the demultiplexing means (22) transmits 1 byte data and 1 bit tag received from the serial communication means (20) to the latch 1 signal of the reception timing control means (21). First latch means (22-1) for latching; Second latch means (22-2) for secondly latching the 1-byte data and the 1-bit tag received from the serial communication means (20) by the latch 2 signal of the reception timing control means (21); Third latching means (22-3) for latching one-byte data and one-bit tag received from said serial communication receiving means (20) by the latch 3 signal of said receiving timing control means (21); And fourth latch means 22-4 for latching the 1-byte data and the 1-bit tag received from the serial communication receiving means 20 by the latch 4 signal of the receiving timing control means 21. A subscriber node input / output matching device for a parallel common bus type high speed packet exchange system. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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