KR970055488A - Input buffer circuit - Google Patents

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KR970055488A
KR970055488A KR1019950057081A KR19950057081A KR970055488A KR 970055488 A KR970055488 A KR 970055488A KR 1019950057081 A KR1019950057081 A KR 1019950057081A KR 19950057081 A KR19950057081 A KR 19950057081A KR 970055488 A KR970055488 A KR 970055488A
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input
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KR1019950057081A
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Inventor
한정혜
Original Assignee
김광호
삼성전자 주식회사
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Abstract

본 발명은 입력 버퍼회로에 관한 것으로서, 더 상세하게는 외부인터페이스부에서 입력되는 소정범위의 전압 크기에 상관없이 안전하게 동작하는 입력 버퍼회로에 관한 것이다. 이를 위한 본 발명은, 소정의 외부 인터페이스와 접속되는 입력패드를 구비하고 상기 입력패드를 통해 입력되는 신호 전압을 버퍼한 후 그 버퍼된 신호를 소정의 코어 로직부에 전달하는 입력 버퍼회로에 있어서, 상기 입력패드에 그 드레인 단자를 접속하고 그 게이트 단자에는 상기 코어 로직부를 구동하는 전압과 같은 크기의 전압을 인가하여 상기 드레인 단자와 그 소오스 단자를 보호(protection) 다이오드 수단으로서 작용시키는 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.The present invention relates to an input buffer circuit, and more particularly, to an input buffer circuit that operates safely regardless of a voltage range of a predetermined range input from an external interface unit. According to the present invention, an input buffer circuit having an input pad connected to a predetermined external interface and buffering a signal voltage input through the input pad and transferring the buffered signal to a predetermined core logic unit, An NMOS transistor for connecting the drain terminal to the input pad and applying a voltage equal to the voltage for driving the core logic unit to act as a protection diode means by applying the drain terminal and the source terminal to the gate terminal; Characterized in that.

Description

입력 버퍼 회로Input buffer circuit

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제2도는 본 발명에 따른 입력 버퍼 회로를 도시한 회로도.2 is a circuit diagram showing an input buffer circuit according to the present invention.

Claims (2)

소정의 오부 인터페이스와 접속되는 입력패드를 구비하고 상기 입력패드를 통해 입력도는 신호 전압을 버퍼한 후 그 버퍼된 신호를 소정의 코어 로직부에 전달하는 입력 버퍼회로에 있어서, 상기 입력패드에 그 드레인 단자를 접속하고 그 게이트 단자에는 상기 코어 로직부를 구동하는 전압과 같은 크기의 전압을 인가하여 상기 드레인 단자와 그 소오스 단자를 보호(protection) 다이오드 수단으로서 작용시키는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 입력 버퍼회로.An input buffer circuit having an input pad connected to a predetermined false interface and buffering a signal voltage input through the input pad, and transferring the buffered signal to a predetermined core logic unit. And a NMOS transistor for connecting the drain terminal and applying a voltage having the same magnitude as the voltage for driving the core logic unit to operate the drain terminal and the source terminal as a protection diode means. Input buffer circuit. 제1항에 있어서, 상기 소오스 단자는 상기 코어 로직부를 구동하는 전압과 같은 크기의 전압을 출력하는 것을 특징으로 하는 입력 버퍼회로.The input buffer circuit of claim 1, wherein the source terminal outputs a voltage having a magnitude equal to a voltage driving the core logic unit. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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