Claims (9)
컬럼 어드레스 스트로브 신호를 입력하기 위한 패드를 구비한 반도체 메모리에 있어서, 상기 컬럼 어드레스 스트로브 신호를 완충하기 위하여 상기 패드 및 제1출력단자의 사이에 접속되고 좁은 채널폭을 갖는 MOS트랜지스터로 구성된 완충수단과, 상기 컬럼 어드레스 스트로브 신호를 완충하기 위하여 상기 패드 및 제2출력라인의 사에 접속되고 넓은 채널폭을 갖는 MOS 트랜지스터로 구성된 제어용 완충수단과, 대기모드 및 활성모드를 검출하고 그 결과에 따라 상기 제어용 완충수단을 선택적으로 구동시키기 위한 제어수단을 구비한 것을특징으로 하는 컬럼 어드레스 스트로브 신호 입력 버퍼 장치.A semiconductor memory having a pad for inputting a column address strobe signal, the semiconductor memory comprising: a buffer means comprising a MOS transistor connected between the pad and the first output terminal to buffer the column address strobe signal and having a narrow channel width; Control buffer means comprising a MOS transistor having a wide channel width and connected to the pad and the second output line for buffering the column address strobe signal, and detecting the standby mode and the active mode and according to the result. A column address strobe signal input buffer device characterized by comprising control means for selectively driving a buffer means.
제1항에 있어서, 상기 제어용 완충수단이 전원전압 및 상기 제2출력라인의 사이에 접속되어 상기 패드로 부터의 상기 컬럼 어드레스 스트로브 신호에 응답하고, 넓은 채널폭은 갖는 제1MOS트랜지스터와 상기 제2출력라인 및 기저전위의 사이에 접속되어 상기 패드로부터의 상기 컬럼 어드레스 스트로브 신호에 의하여 상기 제1MOS트랜지스터와 상호 보완적으로 구동되고 넓은 채널폭을 갖는 제2MOS 트랜지스터와 상기 제1MOS트랜지스터 및 상기 전원전압의 사이에 접속되어 상기 제어수단의 출력신호에 응답하는 제3MOS 트랜지스터를 구비한 것을 특징으로 하는 컬럼 어드레스 스트로브 신호 입력 버퍼 장치.The first MOS transistor of claim 1, wherein the control buffer means is connected between a power supply voltage and the second output line to respond to the column address strobe signal from the pad, and has a wide channel width. A second MOS transistor and a first MOS transistor and a power supply voltage connected between an output line and a ground potential and driven complementarily with the first MOS transistor by the column address strobe signal from the pad and having a wide channel width. And a third MOS transistor connected between and responsive to an output signal of said control means.
제2항에 있어서, 상기 제어용 완충수단이, 상기 제2출력 라인 및 상기 기저전위의 사이에 접속되어 상기 제어수단의 출력신호에 의하여 상기 제3MOS트랜지스터와 상호 보완적으로 구동되고 좁은 채널폭을 갖는 제4MOS트랜지스터를 추가로 구비한 것을 특징으로 하는 컬럼 어드레스 스트로브 신호 입력 버퍼 장치.3. The control circuit according to claim 2, wherein the control buffer means is connected between the second output line and the base potential to be driven complementarily with the third MOS transistor by an output signal of the control means and has a narrow channel width. And a fourth MOS transistor further comprising a column address strobe signal input buffer device.
제1항에 있어서, 상기 제어수단이, 로오 어드레스 스트로브 신호 및 히든 리프레쉬 검출신호를 논리연산하고 그 결과에 의하여 상기 제어용 완충수단이 선택적으로 구동되도록 하는 논리연산수단을 구비한 것을 특징으로 하는 컬럼 어드레스 스트로브 신호 입력 버퍼 장치.2. The column address according to claim 1, wherein said control means comprises a logical operation means for logically operating a row address strobe signal and a hidden refresh detection signal and thereby causing said control buffer means to be selectively driven by the result. Strobe signal input buffer device.
제4하아에 있어서, 상기 제어수단이, 상기 로오 어드레스 스트로브 신호를 일정기간 지연시키기 위한 지연 수단을 추가로 구비하고, 상기 논리연산수단으로 하여금 상기 로오 어드레스 스트로브 신호, 상기 히든 리프레쉬 검출신호 및 상기 지연수단의 출력신호를 연산하여 그 결과에 따라 상기 제어용 완충수단이 선택적으로 구동되도록 하는 것을 특징으로 하는 컬럼 어드레스 스트로브 신호 입력 버퍼 장치.4. The method according to claim 4, wherein the control means further comprises a delay means for delaying the row address strobe signal for a predetermined period, wherein the logic operation means causes the row address strobe signal, the hidden refresh detection signal, and the delay. And an output signal of the means, so that the control buffer means is selectively driven according to the result.
컬럼 어드레스 스트로브 신호를 입력하기 위한 패드를 구비한 반도체 메모리에 있어서 상기 컬럼 어드레스 스트로브 신호를 완충하기 위하여 상기 패드 및 제1노드의 사이에 접속되고 좁은 채널폭을 갖는 MOS트랜지스터로 구성된 완충수단과, 상기 컬럼 어드레스 스트로브 신호를 완충하기 위하여, 상기 패드 및 제2노드의 사이에 접속되고, 로오 어드레스 스트로브 신호에 의하여 선택적으로 구동되고, 넓은 채널폭을 갖는 MOS트랜지스터로 구성된 제어용 오나충수단과, 상기 제1 및 제2노드로 부터의 완충된 컬럼 어드레스 스트로브 신호를 출력라인쪽으로 전송하기 위한 신호 전달 수단을 구비한 것을 특징으로 하는 컬럼 어드레스 스트로브 신호 입력 버퍼 장치.16. A semiconductor memory having a pad for inputting a column address strobe signal, comprising: buffer means comprising a MOS transistor connected between the pad and the first node to buffer the column address strobe signal, and having a narrow channel width; Control buffering means, which is connected between the pad and the second node and selectively driven by a row address strobe signal to buffer a column address strobe signal, and comprises a MOS transistor having a wide channel width; And a signal transmitting means for transmitting the buffered column address strobe signal from the second node toward the output line.
제6항에 있어서, 상기 신호전달 수단이 상기 제1 및 제2노드로 부터의 신호들을 논리연산하여 그 결과가 상기 출력라인에 공급되도록 하는 논리연산소자를 구비한 것을 특징으로 하는 컬럼 어드레스 스트로브 신호 입력 버퍼 장치.7. The column address strobe signal according to claim 6, wherein said signal transfer means comprises a logic operation element for performing a logic operation on the signals from said first and second nodes so that the result is supplied to said output line. Input buffer device.
제7항에 있어서, 상기 논리연산소자가, 상기 제1 및 제2노드로 부터의 신호들을 NOR연산하는 NOR 게이트를 사용하는 것을 특징으로 하는 컬럼 어드레스 스트로브 신호 입력 버퍼 장치.8. The column address strobe signal input buffer device according to claim 7, wherein said logic operation element uses a NOR gate for NOR operation of signals from said first and second nodes.
제8항에 있어서, 상기 NOR게이트 및 상기 출력라인의 사이에 접속되어 상기 NOR게이트로부터의 신호를 완충하는 제2완충수단을 추가로 구비한 것을 특징으로 하는 컬럼 어드레스 스트로브 신호 입력 버퍼 장치.9. The column address strobe signal input buffer device according to claim 8, further comprising second buffering means connected between said NOR gate and said output line to buffer a signal from said NOR gate.
참고사항 : 최초출원 내용에 의하여 공개하는 것임.Note: The disclosure is based on the original application.