Claims (10)
소정의 입력신호를 입력하여 정형화된 출력신호로서 발생하는 반도체집적 장치의 입력버퍼에 있어서, 페이지 모드 사이클 시간을 감지하여 그에 상응하는 감지클럭을 발생하는 페이지 모드 사이클 감지수단과, 전원 전압과 소정의 레벨 감지노드 사이에 연결되며 상기 감지클럭에 대응하여 전류의 양이 제어되는 제1도전성 경로와, 상기 레벨 감지노드와 접지전압 사이에 연결되며 상기 감지클럭에 대응하여 전류의 양이 제어되는 제2도전성 경로를 구비하여, 상기 감지클럭에 대응하여 상기 입력신호의 입력 레벨을 제어함을 특징으로 하는 입력버퍼.An input buffer of a semiconductor integrated device which generates a predetermined output signal by inputting a predetermined input signal, comprising: page mode cycle detection means for detecting a page mode cycle time and generating a corresponding detection clock; A first conductive path connected between a level sensing node and controlling an amount of current in response to the sensing clock, and a second connecting between a level sensing node and a ground voltage and controlling an amount of current in response to the sensing clock; And a conductive path to control an input level of the input signal in response to the detection clock.
제1항에 있어서, 상기 페이지 모드 사이클 감지수단은 로우 어드레스 스트로브 신호 및 상기 로우 어드레스 스트로브 선로가 인에이블되는 동안 연속적으로 천이하는 컬럼 어드레스 스트로브 신호에 대응하여 발생되는 내부클럭을 소정 시간 지연하여 상기 감지클럭을 발생함을 특징으로 하는 입력버퍼.The method of claim 1, wherein the page mode cycle detection unit detects the internal clock generated by a predetermined time delay in response to a row address strobe signal and a column address strobe signal that continuously transitions while the row address strobe line is enabled. Input buffer characterized by generating a clock.
제1항에 있어서, 상기 제1도전성 경로는 게이트 단자로 상기 입력신호 및 상기 감지클럭이 각각 입력되며 채널이 공통으로 접속하는 제1 및 제2피모오스 트랜지스터를 구비하며, 상기 제2도전성 경로는 게이트 단자로 상기 입력신호 및 상기 감지클럭이 입력되는 제1 및 제2엔모오스 트랜지스터와, 게이트 단자로 상기 입력신호가 인가되는 제3엔모오스 트랜지스터를 구비함을 특징으로 하는 입력버퍼.2. The first conductive path of claim 1, wherein the first conductive path includes first and second PMOS transistors to which the input signal and the sensing clock are respectively input to gate terminals, and channels are commonly connected. And first and second NMOS transistors to which the input signal and the sensing clock are input to a gate terminal, and a third NMOS transistor to which the input signal is applied to a gate terminal.
제3항에 있어서, 상기 사이클 시간이 짧은 경우, 상기 제2피모오스 트랜지스터를 턴오프시키고 제2엔모오스 트랜지스터를 턴온시킨 후 입력 레벨을 낮추고, 상기 사이클 시간이 긴 경우, 상기 제2피모오스 트랜지스터는 턴온시키고 제2엔모오스 트랜지스터를 턴오프시킨 후 입력 레벨을 원래대로 유지함을 특징으로 하는 입력버퍼.4. The method of claim 3, wherein if the cycle time is short, the second PMOS transistor is turned off and the second NMOS transistor is turned on and the input level is lowered. The input buffer is characterized in that the input level is maintained after turning on and turning off the second NMOS transistor.
제1항에 있어서, 상기 데이타 입력버퍼는 상기 레벨 감지노드에 설정되는 신호를 구동하기 위한 구동수단을 더 구비함을 특징으로 하는 입력버퍼.The input buffer of claim 1, wherein the data input buffer further comprises driving means for driving a signal set in the level sensing node.
소정의 입력신호를 입력하여 정형화된 출력신호로서 발생하는 반도체집적 장치의 입력버퍼링 방법에 있어서, 페이지 모드 사이클 시간을 감지하여 사이클 시간의 장단을 감지하여 그에 상응하는 감지클럭을 발생하는 페이지 모드 사이클 감지 과정과, 전원전압과 소정의 레벨 감지노드 사이에 연결되며 상기 감지클럭에 대응하여 전류의 양이 제어되는 제1도전 과정과, 상기 레벨 감지노드와 접지전압 사이에 연결되며 상기 감지클럭에 대응하여 전류의 양이 제어되는 제1도전 과정과, 상기 레벨 감지노드와 접지전압 사이에 연결되며 상기 감지클럭에 대응하여 전류의 양이 제어되는 제2도전 과정을 구비하여, 상기 감지클럭에 대응하여 입력신호의 입력 레벨을 제어함을 특징으로 하는 방법.An input buffering method of a semiconductor integrated device that generates a predetermined output signal by inputting a predetermined input signal, wherein the page mode cycle is sensed by detecting a page mode cycle time to detect a short and long cycle time and generating a corresponding detection clock. And a first conductive process connected between a power supply voltage and a predetermined level sensing node and controlling an amount of current in response to the sensing clock, and connected between the level sensing node and a ground voltage and corresponding to the sensing clock. A first conduction process in which the amount of current is controlled and a second conduction process connected between the level sensing node and the ground voltage and in which the amount of current is controlled in response to the sensing clock, the input corresponding to the sensing clock Controlling the input level of the signal.
제6항에 있어서, 상기 페이지 모드 사이클 감지 과정은 로우 어드레스 스트로브 신호 및 상기 로우 어드레스 스트로브 신호가 인에이블되는 동안 연속적으로 천이하는 컬럼 어드레스 스트로브 신호에 대응하여 발생되는 내부클럭을 소정 시간 지연하여 상기 감지클럭을 발생함을 특징으로 하는 방법.The method of claim 6, wherein the detecting of the page mode cycle comprises delaying the internal clock generated in response to the row address strobe signal and the column address strobe signal continuously transitioning while the row address strobe signal is enabled. Generating a clock.
제6항에 있어서, 상기 제1도전 과정은 게이트 단자로 상기 입력신호 및 상기 감지클럭이 각각 입력되며 채널이 공통으로 접속하는 제1 및 제2피모오스 트랜지스터 동작 과정을 구비하며, 상기 제2도전 과정은 게이트 단자로 상기 입력신호 및 상기 감지클럭이 입력되는 제1 및 제2엔모오스 트랜지스터 동작 과정과, 게이트 단자로 상기 입력 신호가 인가되는 제3엔모오스 트랜지스터 동작 과정을 구비함을 특징으로 하는 방법.The method of claim 6, wherein the first conductive process comprises an operation process of first and second PMOS transistors in which the input signal and the sense clock are respectively input to a gate terminal, and channels are commonly connected to each other. The process may include a first and second NMOS transistor operation process in which the input signal and the sensing clock are input to a gate terminal, and a third NMOS transistor operation process in which the input signal is applied to a gate terminal. Way.
제8항에 있어서, 상기 사이클 시간이 짧은 경우, 상기 제2피모오스 트랜지스터를 턴오프시키고 제2엔모오스 트랜지스터를 턴온시킨 후 입력 레벨을 낮추고, 상기 사이클 시간이 긴 경우, 상기 제2피모오스 트랜지스터를 턴온시키고 제2엔모오스 트랜지스터를 턴오프시킨 후 입력 레벨을 원래대로 유지함을 특징으로 하는 방법.10. The method of claim 8, wherein if the cycle time is short, the second PMOS transistor is turned off, the second NMOS transistor is turned on, and the input level is lowered. Turning on and turning off the second NMOS transistor to maintain the input level intact.
제6항에 있어서, 상기 데이타 입력버퍼는 상기 레벨 감지노드에 설정되는 신호를 구동하기 위한 구동 과정을 더 구비함을 특징으르 하는 방법.The method of claim 6, wherein the data input buffer further comprises a driving process for driving a signal set in the level sensing node.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.