KR970051232A - Sense Amplifier Circuit of DRAM Device - Google Patents

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Abstract

이 발명은 이웃하는 메모리 셀 어레이 블럭들에 의해 공유되는 감지 증폭기 회로에 관한 것으로, 메모리 블럭들(30,30a)각각의 비트 라인 쌍(BL,BL)에 각각 연결되어서 메모리 블럭들과 비트 라인 감지 증폭기 회로 사이의 전기적 연결을 각각 제어하는 제1및 제2의 분리 게이트들(10b,10c)과, 이 분리 게이트들(10b, 10c)사이의 서브-비트 라인쌍(SBL,)에 각각 연결되는 N-래치 및 P-래치 감지 증폭기(20, 40c)와, 이 래치들(20,40c)사이의 서브-비트 라인 쌍(SBL,)에 연결되는 비트 라인 등화기(55)와, 서브-비트 라인 쌍(SBL,)과 입출력 라인 쌍(IO,)및 컬럼 선택 라인(CSL)에 연결되는 입출력회로(N0,N1)와, N-래치 및 P-래치 감지 증폭기에 각각 연결되는 감지 라인 쌍(SN,SP)에 연결되는 감지 라인 등화프리챠지 회로(60)와, 분리게이트들의 제어단자들(PISOR, PISOL)에 각각 연결되는, 제1및 제2의 주 분리 게이트 제어신호 구동회로 및, 제1 및 제2의 종 분리 게이트 제어신호 구동회로 및, 제1및 제2의 종 분리 게이트 제어신호 구동회로로 구성됨으로써, 비트 라인 로딩의 분리를 통한 빠른 감지 속도와 저전력화, 제어신호의 단순화 및 레이아웃의 감소 등의 장점을 얻을 수 있다.The present invention relates to a sense amplifier circuit shared by neighboring memory cell array blocks, wherein the memory blocks 30 and 30a are connected to bit line pairs BL and BL, respectively, to sense memory blocks and bit line. First and second isolation gates 10b and 10c for controlling the electrical connection between the amplifier circuits respectively, and a sub-bit line pair SBL between the separation gates 10b and 10c. N-latch and P-latch sense amplifiers 20 and 40c connected respectively to the N-latch and sub-bit line pairs SBL, Bit line equalizer 55 and sub-bit line pair SBL, ) And I / O line pairs (IO, Input and output circuits (N0, N1) connected to the column select line (CSL) and sense line equalization precharge circuits connected to the sense line pairs (SN, SP) connected to the N-latch and P-latch sense amplifiers, respectively. 60, first and second main split gate control signal driver circuits connected to the control terminals PISOR and PISOL of the split gates, and first and second longitudinal split gate control signal driver circuits, respectively; The first and second vertical split gate control signal driving circuits may provide advantages such as fast sensing speed, low power consumption, simplified control signals, and reduced layout through separation of bit line loading.

Description

디램 장치의 감지 증폭기 회로Sense Amplifier Circuit of DRAM Device

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.

제9도는 본 발명에 따른 DRAM 감지 증폭기 회로의 일실시예의 회로도9 is a circuit diagram of one embodiment of a DRAM sense amplifier circuit in accordance with the present invention.

제10도는 본 발명에 따른 주 분리 게이트 제어신호 구동회로의 바람직한 실싱예의 회로도.Fig. 10 is a circuit diagram of a preferred sealing example of a main split gate control signal driving circuit according to the present invention.

Claims (13)

이웃하는 메모리 블럭들에 의해 감지 증폭기 회로가 공유되는 DRAM 장치의 비트라인 감지 증폭기 회로에 있어서; 소정의 제1신호에 응답하여 상기 이웃하는 메모리 블럭들의 메모리 셀들 사이에 연결되는 비트 라인쌍의 전압 레벨을 등화시키기 위한 제1등화 수단과; 제1감지 라인에 연결됨과 아울러 상기 메모리 블럭들 중 어느 하나와 상기 제1등화 수단 사이의 상기 비트 라인 쌍에 연결되며, 소정의 제2신호에 응답하여 상기 비트 라인 쌍을 프리챠징하는 제1프리챠지 수단과; 제2감지 라인에 연결됨과 아울러 상기 메모리 블럭들 중 다른 하나와 상기 제1등화 수단 사이의 상기 비트 라인쌍에 연결되며, 소정의 제3신호에 응답하여 상기 비트 라인쌍의 전위차를 감지하여 증폭하는 감지 증폭 수단과; 상기 제1 및 제2감지 라인들에 연결되고 상기 제1신호에 응답하여 상기 제1및 제2감지 라인들을 소정의 전압으로 등화시키는 제2등화수단과; 소정의 제1제어신호 및 제2제어신호에 각각 응답하여 상기 제1프리챠지 수단 및 상기 감지 증폭 수단과 상기 메모리 셀들 간의 전기적 연결을 각각 제어하는 제 1및 제2분리 수단과; 상기 소정의 제1신호에 응답하여 상기 소정의 제1및 제2제어신호들의 전압 레벨을 상기 소정의 전압 레벨로 등화시키는 제3등화 수단과; 상기 이웃하는 메모리 블럭들 중 어느 하나가 선택되고 다른 하나가 선택되지 않을 때, 상기 제1및 제2제어신호들을 서로 상이한 방향들로 각각 천이시키되, 상기 제1및 제2제어신호들이 상기한 기울기들을 갖도록 천이시키고, 상기 제1 및 제2제어신호의 천이 방향이 변하지 않도록 하는 제어신호 구동수단을 포함하는 것을 특징으로 하는 DRAM 장치의 감지 증폭기 회로.A bit line sense amplifier circuit of a DRAM device in which a sense amplifier circuit is shared by neighboring memory blocks; First equalizing means for equalizing a voltage level of a pair of bit lines connected between memory cells of the neighboring memory blocks in response to a first predetermined signal; A first pre-connected to a first sense line and to the pair of bit lines between any one of the memory blocks and the first equalization means and to precharging the pair of bit lines in response to a second predetermined signal; Charging means; A second line connected to the second sense line and the pair of bit lines between the other one of the memory blocks and the first equalizing means, and detecting and amplifying a potential difference of the pair of bit lines in response to a predetermined third signal. Sense amplification means; Second equalizing means connected to the first and second sensing lines and equalizing the first and second sensing lines to a predetermined voltage in response to the first signal; First and second separating means for respectively controlling the electrical connection between the first precharge means and the sense amplifying means and the memory cells in response to a predetermined first control signal and a second control signal, respectively; Third equalizing means for equalizing a voltage level of the predetermined first and second control signals to the predetermined voltage level in response to the predetermined first signal; When either one of the neighboring memory blocks is selected and the other one is not selected, the first and second control signals are shifted in different directions, respectively, wherein the first and second control signals are inclined as described above. And a control signal driving means for making a transition so that the transition of the first and second control signals does not change. 제1항에 있어서, 상기 제1및 제2분리 수단은 공핍형 MOS 트랜지스터들을 포함하는 것을 특징으로 하는 DRAM 장치의 감지 증폭기 회로.2. The sense amplifier circuit of claim 1 wherein the first and second separation means comprise depletion MOS transistors. 제2항에 있어서, 상기 제1프리챠지 수단은 두개의 PMOS 트랜지스터들과, 상기 비트라인쌍의 플로팅을 방지하는 수단을 포함하되, 상기 두 PMOS 트랜지스터들은 래치 형태를 이루는 것을 특징으로 하는 DRAM장치의 감지 증폭기 회로.3. The DRAM device of claim 2, wherein the first precharge means comprises two PMOS transistors and means for preventing floating of the bit line pair, wherein the two PMOS transistors have a latch shape. Sense amplifier circuit. 제3항에 있어서, 상기 두개의 PMOS 트랜지스터들 각각의 기판은 상기 제1감지 라인에 연결되는 것을 특징으로 하는 DRAM 장치의 감지 증폭기 회로.4. The sense amplifier circuit of claim 3 wherein a substrate of each of the two PMOS transistors is coupled to the first sense line. 제4항에 있어서, 상기 제어신호 구동수단은 상기 제1및 제2제어신호들을 천이시킬때 각 신호의 천이기울기를 변확시키는 것을 특징으로 하는 DRAM 장치의 감지 증폭기 회로.5. The sense amplifier circuit of claim 4, wherein the control signal driving means shifts the gradient of each signal when transitioning the first and second control signals. 제5항에 있어서, 상기 제어신호 구동수단은; 상기 제1분리 수단은 제어 단자에 연결되고, 소정의 제3제어 신호 및 소정의 제4제어신호의 입력에 응답하여 상기 제1제어신호를 생성하여 상기 제1분리 수단의 상기 제어 단자로 제공하는 제1의 주제어신호 구동 수단과; 두 단자들을 갖되, 상기 두 단자들 중 한 단자는 상기 제1분리 수단의 상기 제어 단자에 연결되고 다른 단자는 상기 제2분리 수단의 제어 단자에 연결되며, 상기 제2제어신호가 소정의 제1전압 레벨로 될 때 상기 제1제어신호를 소정의 제2전압 레벨로 변화시키고 그리고 상기 제1제어 신호가 소정의 제3전압 레벨로 될 때 상기 제2제어신호를 상기 제1전압 레벨로 변화시키는 제1의 종 제어신호 구동 수단과; 상기 제2분리 수단의 제어 단자에 연결되고, 상기 제3제어 신호 및 상기 제4제어신호의 입력에 응답하여 상기 제2제어신호를 생성하여 상기 제2분리 수단의 상기 제어 단자로 제공하는 제2의 주 제어신호구동 수단과; 두 단자들을 갖되, 상기 두 단자들 중 한 단자는 상기 제1분리 수단의 상기 제어 단자에 연결되고 다른 단자는 상기 제2분리 수단의 제어 단자에 연결되며, 상기 제1제어신호가 상기 제1전압 레벨로 될때 상기 제2제어신호를 상기 제2전압 레벨로 변화시키고 그리고 상기 제2제어신호가 상기 제3전압 레벨로 될 때 상기 제1제어신호를 상기 제1전압 레벨로 변화시키는 제2의 종 제어신호 구동 수단을 포함하는 것을 특징으로 DRAM 장치의 감지 증폭기 회로.The method of claim 5, wherein the control signal driving means; The first separating means is connected to a control terminal, and generates the first control signal in response to an input of a predetermined third control signal and a predetermined fourth control signal to provide to the control terminal of the first separating means. First main control signal driving means; Having two terminals, one of the two terminals being connected to the control terminal of the first separating means and the other terminal to the control terminal of the second separating means, the second control signal being a predetermined first Changing the first control signal to a predetermined second voltage level when the voltage level is reached, and changing the second control signal to the first voltage level when the first control signal becomes the predetermined third voltage level. First longitudinal control signal driving means; A second control signal connected to a control terminal of the second separating means and generating the second control signal in response to an input of the third control signal and the fourth control signal and providing the second control signal to the control terminal of the second separating means; Main control signal driving means; Two terminals, one terminal of which is connected to the control terminal of the first separating means and the other terminal to a control terminal of the second separating means, wherein the first control signal is connected to the first voltage A second type that changes the second control signal to the second voltage level when the level is increased and changes the first control signal to the first voltage level when the second control signal becomes the third voltage level; And a control signal driving means. 제6항에 있어서, 상기 제1및 제2의 주 제어신호 구동 수단 각각은; 두 입력으로서 상기 제3제어신호 및 상기 제4제어신호를 받아들이는 낸드 게이트와; 상기 제3제어신호를 반전시키는 인버터와; 두 입력으로서 상기 인버터의 출력신호 및 상기 제4제어신호를 받아 들이는 노어 게이트와; 제1제어 전극과 제1및 제2전극들을 갖고, 상기 제1제어 전극이 상기 낸드 게이트의 출력 단자에 연결되고 제1전극이 제1전원에 연결되는 제1도전형의 제1MOS트랜지스터와; 제2제어 전극과 제3및 제4전극들을 갖고, 상기 제2제어 전극이 상기 제1분리수단의 상기 제어 단자 또는 상기 제2분리 수단의 상기 제어 단자에 연결되고, 상기 제3전극이 상기 제1MOS트랜지스터의 상기 제2전극에 연결되는 상기 제1도전형의 제2MOS트랜지스터와; 제3제어 전극과 제5및 제6전극들을 갖고, 상기 제3제어 전극이 상기 노어 게이트의 출력 단자에 연결되고 제5전극이 상기 제2MOS트랜지스터의 상기 제4전극에 연결되는 제2도전형의 제3MOS트랜지스터와; 제4제어 전극과 제7및 제8전극들을 갖고, 상기 제4제어 전극이 상기 제1분리 수단의 상기 제어 단자 또는 상기 제2분리 수단의 상기 제어 단자에 연결되고, 상기 제7전극이 상기 제3트랜지스터의 상기 제6전극에 연결되며, 상기 제8전극이 제2전원에 연결되는 상기 제2도전형의 제4MOS트랜지스터를 포함하는 것을 특징으로 하는 DRAM 장치의 감지 증포기 회로.7. The apparatus of claim 6, wherein each of the first and second main control signal driving means; A NAND gate receiving the third control signal and the fourth control signal as two inputs; An inverter for inverting the third control signal; A NOR gate which receives an output signal of the inverter and the fourth control signal as two inputs; A first MOS transistor having a first control electrode, first and second electrodes, wherein the first control electrode is connected to an output terminal of the NAND gate and the first electrode is connected to a first power source; And a second control electrode and third and fourth electrodes, wherein the second control electrode is connected to the control terminal of the first separating means or the control terminal of the second separating means, and the third electrode is connected to the first electrode. A second MOS transistor of the first conductivity type connected to the second electrode of a 1MOS transistor; A second conductive type having a third control electrode and fifth and sixth electrodes, wherein the third control electrode is connected to an output terminal of the NOR gate and a fifth electrode is connected to the fourth electrode of the second MOS transistor. A third MOS transistor; A fourth control electrode and seventh and eighth electrodes, the fourth control electrode being connected to the control terminal of the first separating means or the control terminal of the second separating means, and the seventh electrode being the first And a fourth MOS transistor of the second conductive type connected to the sixth electrode of the third transistor, wherein the eighth electrode is connected to a second power source. 제7항에 있어서, 상기 제1및 제2종 제어신호 구동 수단 각각은; 제5제어 전극과 제9및 제10전극들을 갖고, 상기 제5제어 전극이 상기 제2전원에 연결되고, 상기 제9전극이 상기 제1분리 수단의 상기 제어 단자 또는 상기 제2분리 수단의 상기 제어 단자에 연결되는 상기 제2도전형의 제5MOS트랜지스터와; 상기 제5트랜지스터의 상기 제10전극과 상기 제1분리 수단의 상기 제어 단자 또는 상기 제2분리 수단의 상기 제어 단자 사이에 연결되고 상기 제1전원이 제공되는 제1래치와; 제6제어 전극과 제11및 제12전극들을 갖고, 상기 제6제어 전극이 소정의 제3전원에 연결되고, 상기 제11전극이 상기 제1분리 수단의 상기 제어 단자 또는 상기 제2분리 수단의 상기 제어 단자에 연결되는 상기 제1도전형의 제6MOS트랜지스터와; 상기 제6트랜지스터의 상기 제12전극과 상기 제1분리 수단의 상기 제어 단자 또는 상기 제2분리 수단의 상기 제어 단자 사이에 연결되고 소정의 제4전원이 제공되는 제2래치를 포함하는 것을 특징으로 하는 DRAM장치의 감지 증포기 회로.8. The apparatus of claim 7, wherein each of the first and second type control signal driving means; A fifth control electrode and ninth and tenth electrodes, wherein the fifth control electrode is connected to the second power source, and the ninth electrode is the control terminal of the first separating means or the second separating means; A fifth MOS transistor of the second conductive type connected to a control terminal; A first latch connected between the tenth electrode of the fifth transistor and the control terminal of the first separating means or the control terminal of the second separating means and provided with the first power source; And a sixth control electrode and eleventh and twelfth electrodes, wherein the sixth control electrode is connected to a predetermined third power source, and the eleventh electrode is connected to the control terminal of the first separating means or the second separating means. A sixth MOS transistor of the first conductivity type connected to the control terminal; And a second latch connected between the twelfth electrode of the sixth transistor and the control terminal of the first separating means or the control terminal of the second separating means and provided with a predetermined fourth power source. A sense amplifier circuit for DRAM devices. 제1항 내지 제8항에 있어서, 상기 제어신호 구동수단은 상기 메모리 블럭들 내에 위치하는 것을 특징으로 하는 DRAM 장치의 감지 증폭기 회로.The sense amplifier circuit of claim 1, wherein the control signal driving means is located in the memory blocks. 제9항에 있어서, 상기 제1프리챠지 수단은 워드 라인의 선택 이전에 구동되는 것을 특징으로 하는 DRAM 장치의 증폭기 회로.10. The amplifier circuit of claim 9 wherein the first precharge means is driven prior to selection of a word line. 제9항에 있어서, 상기 제어신호 구동수단은 상기 메모리 블럭들 내의 소정의 영역에 집중적으로 위치하는 것을 특징으로 하는 DRAM 장치의 감지 증폭기 회로.10. The sense amplifier circuit of claim 9, wherein the control signal driving means is located in a predetermined area in the memory blocks. 제9항에 있어서, 상기 제어신호 구동수단은 상기 메모리 블럭들 내에 분산되어 위치하는 것을 특징으로 하는 DRAM장치의 감지 증폭기 회로.10. The sense amplifier circuit of claim 9, wherein the control signal driving means is distributed in the memory blocks. 제3항에 있어서, 상기 제1프리챠지 수단은 감지 동작의 수행에 앞서 감지 라인의 전압 레벨과 비트 라인의 전압 레벨을 상이하게 하는 PMOS 트랜지스터들을 포함하는 것을 특징으로 하는 DRAM장치의 감지 증폭기 회로.4. The sense amplifier circuit of claim 3, wherein the first precharge means includes PMOS transistors that vary a voltage level of a sense line and a voltage level of a bit line prior to performing a sensing operation. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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* Cited by examiner, † Cited by third party
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KR100376126B1 (en) * 2000-11-14 2003-03-15 삼성전자주식회사 Sensing control circuits in semiconductor device and layout thereof
KR100837022B1 (en) * 2001-07-04 2008-06-10 마츠시타 덴끼 산교 가부시키가이샤 Sense amplifier circuit

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