KR970051072A - Internal power boost circuit of semiconductor device - Google Patents

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Abstract

본 발명은 최소의 레이아웃 면적을 갖고 VINT의 클램핑 구간에서 클램핑되는 Vpp를 제공하는 반도체 장치의 내부전원승압회로를 제공하기 위한 것으로, 본 발명의 내부전원승압회로는 액티브 킥커 인에이블 신호 PAKE의 레벨 천이에 따라서 다수의 제어신호들을 생성하는 제어신호생성회로(100)와, 4개의 MOS 커패시터들(211,The present invention provides a circuit for boosting an internal power supply of a semiconductor device having a minimum layout area and providing Vpp clamped in a clamping period of V INT . The internal power boosting circuit of the present invention provides an active kicker enable signal PAKE level. The control signal generation circuit 100 which generates a plurality of control signals in accordance with the transition, and the four MOS capacitors 211,

212,213,214)과, 스위칭 회로(350) 및, MOS 커패시터들을 '프리챠징'하기 위한 프리챠지 회로로 구성되며, 제3노드(430)의 펄스 폭을 조절하는 것에 의해 제4노드212, 213, and 214, the switching circuit 350, and a precharge circuit for 'precharging' the MOS capacitors, and adjusting the pulse width of the third node 430 by the fourth node.

(440)의 프리챠지 레벨은 제어하여 Vcc 레벨의 변동에 상관없이 일정한 Vpp 레벨을 얻을 수 있다.The precharge level at 440 is controlled to obtain a constant Vpp level regardless of the variation in the Vcc level.

Description

반도체 장치의 내부전원승압회로Internal power boost circuit of semiconductor device

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제 4 도는 본 발명에 따른 액티브 킥커 회로의 바람직한 실시예를 보여주는 회로도.4 is a circuit diagram showing a preferred embodiment of the active kicker circuit according to the present invention.

Claims (16)

반도체 장치의 내부 전원 전압을 승압하여 얻어지는 승압 전압을 승압 전압 공급 단자(Vpp)를 통하여 상기 반도체 회로들로 공급하는 내부 전원 승압 회로에 있어서; 소정의 입력 신호에 응답하여 상기 내부 전원 전압이 변화되는 것에 상관없이 상기 Vpp 단자로 공급되는 상기 승압 전압을 일정하게 유지하는 수단을 구비하는 것을 특징으로 하는 내부 전원 승압 회로.An internal power supply boosting circuit for supplying a boosted voltage obtained by boosting an internal power supply voltage of a semiconductor device to the semiconductor circuits through a boosted voltage supply terminal (Vpp); And a means for keeping the boost voltage supplied to the Vpp terminal constant regardless of whether the internal power voltage changes in response to a predetermined input signal. 제 1 항에 있어서, 상기 승압 전압을 일정하게 유지하는 수단은; 상기 입력 신호에 응답하여 소정의 제1 내지 제4제어신호들을 각각 생성하는 제어신호 생성 수단과; 두개의 단자들을 갖고 상기 제1제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되는 제1 MOS 커패시터와, 두개의 단자들을 갖고 상기 제2제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되는 제2MOS 커패시터와, 소정의 제1전원 전압이 제공되고 상기 제2 MOS 커패시터의 상기 두 단자들 중의 제2단자의 전압 레벨에 따라서 상기 제1 MOS 커패시터의 상기 두 단자중의 제2단자를 상기 제1전원 전압의 레벨로 '프리챠징'하는 제1프리챠지 수단과, 소정의 제2전원 전압이 제공되고 상기 제1MOS 커패시터의 상기 두 단자들 중의 제2단자의 전압 레벨에 따라서 상기 제2MOS 커패시터의 상기 두 단자 중의 제2단자를 상기 제2전원 전압의 레벨로 '프리챠징'하는 제2프리챠지 수단과, 하나의 제어단자와 두개의 단자들을 갖고 제1MOS 커패시터의 상기 제2단자에 자신의 상기 제어단자가 연결되며 상기 Vpp 단자에 자신의 상기 나머지 두 단자들 중의 제1단자가 연결되는 스위칭 수단과, 두개의 단자들을 갖고 상기 제3제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되고 상기 스위칭 수단의 상기 나머지 두 단자들 중의 제2단자에 자신의 상기 두 단자들 중의 제2단자가 연결되는 제3MOS 커패시터와, 두개의 단자들을 갖고 상기 제4제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되는 제4MOS 커패시터와, 상기 제1전원전압이 공급되고 상기 제4MOS 커패시터의 상기 제2단자의 전압 레벨에 따라서 상기 제3MOS 커패시터의 상기 두 단자들 중의 제2단자를 상기 제1전원 전압 레벨로 '프리챠징'하는 제3프리챠지 수단과, 상기 제2전원 전압이 공급되고 상기 제1MOS 커패시터의 상기 제2단자의 상기 전압 레벨에 따라서 상기 제4MOS 커패시터의 상기 두 단자들 중의 제2단자를 상기 제2전원 전압의 레벨로 '프리챠징'하는 제4프리챠지 수단을 구비하는 것을 특징으로 하는 반도체 장치의 내부전원승압회로.2. The apparatus of claim 1, further comprising: means for maintaining a constant boost voltage; Control signal generating means for generating predetermined first through fourth control signals in response to the input signal; A first MOS capacitor having two terminals and provided with the first control signal as a first terminal of its two terminals, and having two terminals with the second control signal being the first of its two terminals A second of the two MOS capacitors provided as a terminal, and a second first of the two MOS capacitors according to a voltage level of a second terminal of the two terminals of the second MOS capacitor provided with a predetermined first power supply voltage; First precharge means for 'precharging' a terminal to a level of the first power supply voltage, and a predetermined second power supply voltage is provided and in accordance with the voltage level of the second terminal of the two terminals of the first MOS capacitor; Second precharge means for 'precharging' a second terminal of the two terminals of the second MOS capacitor to the level of the second power supply voltage, and the second terminal of the first MOS capacitor having one control terminal and two terminals; On A switching means connected to the control terminal of the scene and having a first terminal of the remaining two terminals thereof connected to the Vpp terminal, and having two terminals, wherein the third control signal is the first terminal of the two terminals thereof. A third MOS capacitor provided with a second MOS capacitor connected to a second terminal of the remaining two terminals of the switching means and having a second terminal thereof, and the fourth control signal having two terminals; A fourth MOS capacitor provided as a first terminal of the terminals, and a second terminal of the two terminals of the third MOS capacitor according to a voltage level of the second terminal of the fourth MOS capacitor supplied with the first power supply voltage; Third precharge means for 'precharging' the first power supply voltage level, the second power supply voltage being supplied, and according to the voltage level of the second terminal of the first MOS capacitor. A second terminal of said capacitor of said first 4MOS two terminals at the level of the second power supply voltage "free chyajing" 4th free within the semiconductor device comprising a step-up circuit for the power-charging means. 제 2 항에 있어서, 상기 제어신호 생성 수단은 상기 입력 신호가 소정의 레벨을 유지할 때 상기 스위칭수단이 '오프'되는 것에 의해 상기 Vpp 단자로부터 상기 제3MOS 커패시터의 상기 제2단자로 전류가 역류되는 것을 방지하기 위한 역류방지 수단을 구비하는 반도체 장치의 내부전원승압회로.3. The control signal generating means according to claim 2, wherein the control signal generating means reverses current from the Vpp terminal to the second terminal of the third MOS capacitor when the switching means is 'off' when the input signal maintains a predetermined level. An internal power supply boosting circuit of a semiconductor device, comprising a backflow preventing means for preventing the damage. 제 3 항에 있어서, 상기 역류방지 수단은 상기 제2MOS 커패시터의 상기 제2단자에서 소정의 폭을 갖는 펄스가 발생되게 하는 반도체 장치의 내부전원승압회로.4. The internal power-up circuit of claim 3, wherein the backflow preventing means causes a pulse having a predetermined width to be generated at the second terminal of the second MOS capacitor. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 제1, 제3 및 제4프리챠지 수단들은 회로의 초기동작시 상기 제1, 제3 및 제4MOS 커패시터들의 상기 제2단자들을 상기 제2전원 전압의 레벨로 각각 '프리챠징'하기 위한 수단들을 구비하는 반도체 장치의 내부전원승압회로.5. The method of any one of claims 2 to 4, wherein the first, third and fourth precharge means connect the second terminals of the first, third and fourth MOS capacitors during an initial operation of the circuit. 2. An internal power boost circuit of a semiconductor device having means for 'precharging' each to a level of two power supply voltages. 제 5 항에 있어서, 상기 스위칭 수단은 상기 제1MOS 커패시터의 상기 제2단자에 연결되는 게이트 전극과 상기 Vpp 단자에 연결되는 소오스 전극 및 상기 제3MOS 커패시터의 상기 제2단자에 연결되는 드레인 전극을 갖는 NMOS 트랜지스터를 구비하는 반도체 장치의 내부전원승압회로.6. The switching device of claim 5, wherein the switching means has a gate electrode connected to the second terminal of the first MOS capacitor, a source electrode connected to the Vpp terminal, and a drain electrode connected to the second terminal of the third MOS capacitor. An internal power boost circuit of a semiconductor device having an NMOS transistor. 제 1 항에 있어서, 상기 승압 전압을 일정하게 유지하는 수단은; 상기 입력 신호에 응답하여 소정의 제1 내지 제5제어신호들을 각각 생성하는 제어신호 생성 수단과, 두개의 단자들을 갖고 상기 제어신호 생성 수단으로부터의 상기 제1제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되는 제1MOS 커패시터와, 두개의 단자들을 갖고 상기 제2제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되는 제2MOS 커패시터와, 소정의 제1전원 전압이 제공되고 상기 제2MOS 커패시터의 상기 두 단자들 중의 제2단자의 전압 레벨에 따라서 상기 제1MOS 커패시터의 상기 두 단자 중의 제2단자를 상기 제1전원 전압의 레벨로 '프리챠징'하는 제1프리챠지 수단과, 소정의 제2전원 전압이 제공되고 상기 제1MOS 커패시터와 상기 두 단자들 중의 제2단자의 전압레벨에 따라서 상기 제2MOS 커패시터의 상기 두 단자 중의 제2단자를 상기 제2전원 전압의 레벨로 '프리챠징'하는 제2프리챠지 수단과, 하나의 제어단자와 두개의 단자들을 갖고 상기 제1MOS 커패시터의 상기 제2단자에 자신의 상기 제어단자가 연결되고 Vpp 단자에 자신의 상기 나머지 두 단자들 중의 제1단자가 연결되는 스위칭수단과, 두개의 단자들을 갖고 상기 제3제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되고 상기 스위칭 수단의 상기 나머지 두 단자들 중의 제2단자에 자신의 상기 두 단자들 중의 제2단자가 연결되는 제3MOS 커패시터와, 두개의 단자들을 갖고 상기 제4제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되는 제4MOS 커패시터와, 상기 제1전원 전압이 공급되고 상기 제4MOS 커패시터의 상기 제2단자의 전압 레벨에 따라서 상기 제3MOS 커패시터의 상기 두 단자들 중의 제2단자를 상기 제1전원 전압 레벨로 '프리챠징'하는 제3프리챠지 수단과, 상기 제2전원 전압이 공급되고 상기 제1MOS 커패시터의 상기 제2단자의 상기 전압 레벨에 따라서 상기 제4MOS 커패시터의 상기 두 단자들 중의 제2단자를 상기 제2전원 전압의 레벨로, '프리챠징'하는 제4프리챠지 수단과, 상기 제5제어신호가 제공되는 것에 응답하여 소정의 제3전원전압의 레벨과 상기 제1전원전압의 레벨을 갖는 제1 및 제2레벨 신호들을 생성하는 레벨 시프터 수단과, 상기 레벨 시프터 수단이 상기 제1레벨을 출력하는 것에 응답하여 상기 제1MOS 커패시터의 상기 제2단자를 상기 제1전원전압 레벨로 '프리챠징'하는 제5프리챠지 수단을 구비하는 반도체 장치의 내부전원승압회로.2. The apparatus of claim 1, further comprising: means for maintaining a constant boost voltage; Control signal generating means for generating predetermined first to fifth control signals in response to the input signal, and the first control signal from the control signal generating means having two terminals, among the two terminals thereof; A first MOS capacitor provided as a first terminal, a second MOS capacitor having two terminals and whose second control signal is provided as a first terminal of its two terminals, and a predetermined first power supply voltage First precharge means for 'precharging' a second terminal of the two terminals of the first MOS capacitor to a level of the first power supply voltage according to a voltage level of the second terminal of the two MOS capacitors; The second terminal of the two terminals of the second MOS capacitor is provided with a predetermined second power supply voltage and according to the voltage level of the second terminal of the first MOS capacitor and the two terminals. A second precharge means for 'precharging' the level of the two power supply voltages, having one control terminal and two terminals, the control terminal of which is connected to the second terminal of the first MOS capacitor and the Vpp terminal of which Switching means to which a first terminal of the remaining two terminals of is connected, and having a third terminal, wherein the third control signal is provided to a first terminal of the two terminals thereof and the remaining two terminals of the switching means A third MOS capacitor having a second terminal thereof connected to a second terminal of the two terminals, and a fourth MOS capacitor having two terminals and having the fourth control signal provided as a first terminal of the two terminals thereof And a second terminal of the two terminals of the third MOS capacitor according to the voltage level of the second terminal of the fourth MOS capacitor supplied with the first power voltage. A third precharge means to 'precharge' the second power supply voltage and the second terminal of the two terminals of the fourth MOS capacitor according to the voltage level of the second terminal of the first MOS capacitor and supplied with the second power supply voltage. A fourth precharge means for 'precharging' at the level of the second power supply voltage, and having a predetermined level of a third power supply voltage and a level of the first power supply voltage in response to the fifth control signal being provided. Level shifting means for generating first and second level signals and precharging the second terminal of the first MOS capacitor to the first power supply voltage level in response to the level shifter means outputting the first level. An internal power supply boosting circuit of a semiconductor device having a fifth precharge means. 제 7 항에 있어서, 상기 제어신호 생성 수단은 상기 입력 신호가 소정의 레벨을 유지할 때 상기 스위칭 수단이 '오프'되는 것에 의해 상기 Vpp 단자로부터 상기 제3MOS 커패시터의 제2단자로 전류가 역류하는 것을 방지하기 위한 역류방지 수단을 구비하는 반도체 장치의 내부전원승압회로.8. The control circuit according to claim 7, wherein the control signal generating means prevents current from flowing back from the Vpp terminal to the second terminal of the third MOS capacitor by turning off the switching means when the input signal maintains a predetermined level. An internal power supply boosting circuit of a semiconductor device, comprising a backflow preventing means for preventing. 제 8 항에 있어서, 상기 역류방지 수단은 상기 제2MOS 커패시터의 상기 제2단자에서 소정의 폭을 갖는 펄스가 발생되게 하는 반도체 장치의 내부전원승압회로.9. The internal power supply boosting circuit of claim 8, wherein the backflow preventing means causes a pulse having a predetermined width to be generated at the second terminal of the second MOS capacitor. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 제1, 제3 및 제4프리챠지 수단들은 회로의 초기동작시 상기 제1, 제3 및 제4MOS 커패시터들의 상기 제2단자들을 상기 제2전원 전압의 레벨로 각각 '프리챠징'하기 위한 수단들을 구비하는 반도체 장치의 내부전원승압회로.10. The apparatus of any one of claims 7-9, wherein the first, third and fourth precharge means connect the second terminals of the first, third and fourth MOS capacitors during an initial operation of the circuit. 2. An internal power boost circuit of a semiconductor device having means for 'precharging' each to a level of two power supply voltages. 제 10 항에 있어서, 상기 스위칭 수단은 상기 제1MOS 커패시터의 상기 제2단자에 연결되는 게이트 전극과 상기 Vpp 단자에 연결되는 소오스 전극 및 상기 제3MOS 커패시터의 상기 제2단자에 연결되는 드레인 전극을 갖는 NMOS 트랜지스터를 구비하는 반도체 장치의 내부전원승압회로.The switching device of claim 10, wherein the switching unit has a gate electrode connected to the second terminal of the first MOS capacitor, a source electrode connected to the Vpp terminal, and a drain electrode connected to the second terminal of the third MOS capacitor. An internal power boost circuit of a semiconductor device having an NMOS transistor. 제 1 항에 있어서, 상기 승압 전압을 일정하게 유지하는 수단은; 상기 입력 신호에 응답하여 소정의 제1 내지 제3제어신호들을 각각 생성하는 제어신호 생성 수단과, 상기 제1제어신호에 응답하여 소정의 제1전압 레벨 또는 소정의 제2전압 레벨을 갖는 레벨 신호를 생성하는 레벨 시프터 수단과, 상기 레벨 시프터 수단으로부터의 상기 레벨 신호가 제공되는 제어단자와 두개의 단자들을 갖되 이 두개의 단자들 중 어느 하나는 상기 Vpp 단자와 연결되며 상기 레벨 신호의 전압 레벨에 따라서 상기 두개의 단자들이 상호 전기적으로 연결되거나 전기적으로 절연되게 하는 스위칭 수단과, 상기 제2제어신호가 제공되는 제1단자와 상기 스위칭 수단의 상기 두 단자들 중 다른 한 단자에 연결되는 제2단자를 갖는 제1MOS 커패시터와, 상기 제3제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되는 제2MOS 커패시터와, 상기 제1전원 전압이 공급되고 상기 제2MOS 커패시터의 상기 제2단자의 전압 레벨에 따라서 상기 제1MOS 커패시터의 상기 두 단자들 중의 제2단자를 상기 제1전원 전압 레벨로 '프리챠징'하는 제1프리챠지 수단과, 상기 제2전원 전압이 공급되고 상기 제1MOS 커패시터의 상기 제2단자의 상기 전압 레벨에 따라서 상기 제2MOS 커패시터의 상기 두 단자들 중의 제2단자를 상기 제2전원 전압의 레벨로 '프리챠징'하는 제2프리챠지 수단을 구비하는 반도체 장치의 내부전원승압회로.2. The apparatus of claim 1, further comprising: means for maintaining a constant boost voltage; Control signal generating means for generating predetermined first to third control signals in response to the input signal, and a level signal having a predetermined first voltage level or a predetermined second voltage level in response to the first control signal; A level shifter means for generating a control signal, a control terminal provided with the level signal from the level shifter means, and two terminals, either of which is connected to the Vpp terminal and is connected to a voltage level of the level signal. Therefore, a switching means for causing the two terminals to be electrically connected or electrically insulated from each other, a first terminal provided with the second control signal, and a second terminal connected to the other of the two terminals of the switching means. A first MOS capacitor having a second MOS capacitor, a second MOS capacitor provided with the third control signal as a first terminal of its two terminals, and A first precharge supplied with a first power supply voltage and 'precharging' a second terminal of the two terminals of the first MOS capacitor to the first power supply voltage level according to the voltage level of the second terminal of the second MOS capacitor And a second terminal of the two terminals of the second MOS capacitor supplied to the second power supply voltage according to the voltage level of the second terminal of the first MOS capacitor. An internal power supply boosting circuit of a semiconductor device having a second precharge means for charging. 제 12 항에 있어서, 상기 제어신호 생성 수단은 상기 입력 신호가 소정의 레벨을 유지할 때 상기 스위칭 수단이 '오프'되는 것에 의해 상기 Vpp 단자로부터 상기 제1MOS 커패시터의 상기 제2단자로 전류가 역류하는 것을 방지하기 위한 역류방지 수단을 구비하는 반도체 장치의 내부전원승압회로.13. The apparatus of claim 12, wherein the control signal generating means is configured such that current flows back from the Vpp terminal to the second terminal of the first MOS capacitor by the switching means being 'off' when the input signal maintains a predetermined level. An internal power supply boosting circuit of a semiconductor device, comprising a backflow preventing means for preventing the damage. 제 13 항에 있어서, 상기 역류방지 수단은 상기 제1MOS 커패시터의 상기 제2단자에서 소정의 폭을 갖는 펄스가 발생되게 하는 반도체 장치의 내부전원승압회로.The internal power supply boosting circuit of claim 13, wherein the backflow preventing means causes a pulse having a predetermined width to be generated at the second terminal of the first MOS capacitor. 제 12 항 내지 제 14 항 중 어느 한 항에 있어서, 상기 제2프리챠지 수단은 상기 제1MOS 커패시터의 상기 제2단자의 전압 레벨이 상승하는 것을 방지하는 수단을 구비하는 반도체 장치의 내부전원승압회로.15. The internal power boost circuit of any one of claims 12 to 14, wherein the second precharge means comprises means for preventing the voltage level of the second terminal of the first MOS capacitor from rising. . 제 15 항에 있어서, 상기 스위칭 수단은 상기 레벨 시프터 수단의 출력단에 연결되는 게이트 전극과 상기 Vpp 단자에 연결되는 소오스 전극 및 상기 제1MOS 커패시터의 상기 제2단자에 연결되는 드레인 전극을 갖는 PMOS 트랜지스터를 구비하는 반도체 장치의 내부전원승압회로.The PMOS transistor of claim 15, wherein the switching means comprises: a PMOS transistor having a gate electrode connected to an output terminal of the level shifter means, a source electrode connected to the Vpp terminal, and a drain electrode connected to the second terminal of the first MOS capacitor; An internal power boost circuit of a semiconductor device. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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* Cited by examiner, † Cited by third party
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KR20030094568A (en) * 2002-06-04 2003-12-18 삼성전자주식회사 Circuit and method of compensating voltage drop of internal power voltage for cell array in semiconductor memory device

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