Claims (5)
데이타가 입력되면 입력데이타의 천이 신호를 검출하여 출력하고, 외부신호인 루프 선택 리셋 신호와 입력 데이타의 유용한 간격을 정의하는 신호(ACR)의 상승 에지를 검출하여 루프선택 리셋 신호(ACR)를 출력하는 모드 선택 수단(21)과, 상기 모드 선택 수단(21)으로 부터의 데이타 천이 신호와 피드백 된 클럭복원 피드백 신호를 비교하여 클럭복원피드백 신호의 위상차를 검출하여 리이드 및 래그 펄스를 출력하고, 데이타 천이 신호를 위상 검출하여 출력하는 위상 검출수단(22)과, 상기 위상 검출수단(22)으로 부터의 데이타 천이 위상 검출 신호와 리이드 및 래그 펄스를 입력받아 디지틀 필터링하여 필터링된 리이드 및 래그 펄스를 출력하는 순차 램덤 워크 필터링 수단(23)과, 상기 위상 검출수단(22)의 출력과 상기 순차 랜덤 워크 필터링 수단(23)의 출력을 입력받아 위상 보정의 율과 크기를 제어하기 위한 신호를 출력하는 루프 선택수단(24)과, 검증 모드신호와 상기 루프선택 수단(24)의 출력신호를 입력받아 이를 비교하여 출력하는 비교 수단(26)과, 상기 비교수단(26)의 출력을 입력받고, 외부로 부터 분주율 선택신호, 외부 클럭 동작신호를 입력받아 최종 복원 클럭을 출력하는 계수 제어발진 수단(25)과, 상기 계수 제어 발진수단(25)의 클럭 복원 출력 신호에 대한 데이타 천이 위치를 모니터하고 디지탈 천이 트래킹 루프(DTTL)의 상태를 나타내는 클럭경보 신호를 출력하는 클럭 경보 수단(28), 및 상기 비교수단(26)으로 검증 모드 신호를 출력하고, 검증출력 선택 제어신호의 선택에 따라 내부 신호를 모니터하는 검증수단(27)을 구비하는 것을 특징으로 하는 클럭복원기.When data is input, it detects and outputs the transition signal of the input data, and detects the rising edge of the loop selection reset signal, which is an external signal, and the signal ACR defining a useful interval of the input data, and outputs the loop selection reset signal ACR. The mode selection means 21 and the data transition signal from the mode selection means 21 are compared with the feedback clock recovery feedback signal to detect the phase difference of the clock recovery feedback signal, and output lead and lag pulses. Phase detection means 22 which detects and outputs a transition signal, and receives the data transition phase detection signal and lead and lag pulses from the phase detection means 22 and digitally filters the filtered lead and lag pulses. A sequential random walk filtering means 23, an output of the phase detection means 22 and an output of the sequential random walk filtering means 23 A loop selecting means 24 for receiving a signal and outputting a signal for controlling the rate and magnitude of the phase correction, and a comparing means for receiving a verification mode signal and an output signal of the loop selecting means 24 and comparing them to each other and outputting the same. 26, coefficient control oscillation means 25 for receiving an output of the comparison means 26, receiving a division ratio selection signal and an external clock operation signal from the outside, and outputting a final recovery clock; Clock alarm means 28 for monitoring the data transition position of the clock recovery output signal of the means 25 and outputting a clock alarm signal indicative of the state of the digital transition tracking loop DTTL, and verifying with said comparison means 26 And a verification means (27) for outputting a mode signal and monitoring the internal signal in accordance with the selection of the verification output selection control signal.
제1항에 있어서, 상기 모드 선택 수단(21)은, 루프 선택 리셋 신호의 상승에지를 검출하는 제1 상승 에지 검출기 (31)와, 입력 데이타의 유용한 간격을 정의하는 신호(ACR)의 상승 에지를 검출하는 제2 상승 에지 검출기(32)와, 상기 신호(ACR)가 정(+)일 경우에만 입력 데이타의 상승 에지를 검출하는 제3 상승 에지 검출수단(33)과, 상기 제1 및 제2 상승 에지 검출수단(31,32)의 출력을 논리합 처리하여 출력하는 논리합 게이트(34)를 구비하는 것을 특징으로 하는 클럭 복원기.The mode selecting means (21) according to claim 1, characterized in that the mode selecting means (21) comprises: a first rising edge detector (31) for detecting rising edges of the loop selection reset signal and a rising edge of the signal (ACR) defining a useful interval of input data; A second rising edge detector 32 for detecting a signal; a third rising edge detector 33 for detecting a rising edge of input data only when the signal ACR is positive; And a logic sum gate (34) for performing logic OR processing on the outputs of the two rising edge detection means (31,32).
제1항에 있어서, 상기 위상 검출수단(22)은, 상기 모드 선택수단(21)으로 부터의 데이타 천이 신호와 피드백 되어온 클럭복원 신호를 논리곱 처리하여 출력하는 제1 논리곱 게이트, 상기 제1 논리곱 게이트의 출력과 외부 위상 검출신호를 논리곱 처리하여 출력하는 제2 논리곱 게이트와, 역상의 외부 리이드 펄스 및 위상 검출신호를 논리곱 처리하여 출력하는 제3 논리곱 게이트와, 상기 제2 및 제3 논리곱 게이트의 출력을 논리합하여 리이드 펄스를 출력하는 제1 논리합 처리수단과, 상기 모드 선택수단(21)으로 부터의 데이타 천이 신호와 외부 위상 검출신호를 논리곱 처리하여 출력하는 제4 논리곱 게이트, 역상의 의부 데이타 천이신호 및 외부 위상 검출신호를 논리곱 처리하여 출력하는 제5 논리곱 게이트와, 상기 제4 및 제5 논리곱 게이트의 출력을 논리합하여 출력하는 제2 논리합 처리수단과, 상기 모드 선택수단(21)으로 부터의 데이타 천이 신호와 피드백되어 온 클럭복원 신호의 역상신호를 논리곱 처리하여 출력하는 제6 논리곱 게이트, 상기 제6 논리곱 게이트의 출력과 상기 외부 위상 검출신호를 논리곱 하여 출력하는 제7 논리곱 게이트와, 역상의 외부 위상 검출신호와 역상의 외부 래그 펄스를 논리곱 처리하여 출력하는 제8 논리곱 게이트와, 상기 제7 및 제8 논리곱 게이트의 출력을 논리합하여 래그펄스를 출력하는 제3 논리합 처리수단을 구비하는 것을 특징으로 하는 클럭복원기.2. The first AND gate of claim 1, wherein the phase detection unit 22 performs a logical AND operation on the data transition signal from the mode selection unit 21 and the clock restoration signal fed back. A second AND gate that performs an AND operation on the output of the AND gate and the external phase detection signal, a third AND gate that performs an AND operation on the reverse phase external lead pulse and the phase detection signal, and outputs the logical AND gate; And a first AND operation means for performing an OR operation on the output of the third AND gate and outputting a lead pulse, and a fourth AND operation for performing an AND operation on the data transition signal and the external phase detection signal from the mode selection means 21. And a fifth AND gate for performing an AND operation on the AND gate, an inverse pseudo data transition signal, and an external phase detection signal, and outputting the fourth and fifth AND gates. A second logical sum processing means for adding and outputting, a sixth logical AND gate for performing an AND operation on the data transition signal from the mode selection means 21, and an inverse signal of the clock recovery signal fed back, and outputting the sixth AND logic; A seventh AND gate to perform an AND operation on the output of the product gate and the external phase detection signal, and an eighth AND gate to perform an AND operation on the reverse phase external phase detection signal and the reverse phase external lag pulse; And a third AND operation means for outputting a lag pulse by ORing the outputs of the seventh and eighth AND gates.
제1항에 있어서, 상기 루프 선택수단(4)은, 순차 램덤 워크 필터링 수단(23)의 출력인 필터링된 리이드 및 래그펄스를 리타이밍하는 플립플롭과 데이타 천이 신호를 입력으로 하는 프로그램 카운터를 포함하는 것을 특징으로 하는 클럭복원기.2. The loop selector (4) according to claim 1, wherein the loop selector (4) comprises a flip-flop for retiming the filtered lead and lag pulses output from the sequential random walk filtering means (23) and a program counter for inputting a data transition signal. Clock restorer, characterized in that.
제1항에 있어서, 상기 계수 제어발진 수단(25)은, 상기 루프 선택수단의 출력을 조합하여 각각 카운트하는 제1 및 제2 프로그램 카운터(51,52)와, 상기 제2 프로그램 카운터의 출력과 외부 클럭 및 외부 클럭 동작신호를 입력받아 외부 클럭을 선택하는 외부 클럭 선택부(54)와, 상기 외부 클럭 선택부(54)의 출력을 카운트 하여 복원된 클럭을 출력하는 제3 프로그램 카운터(53)를 구비하는 것을 특징으로 하는 클럭 복원기.2. The coefficient control oscillation means (25) according to claim 1, characterized in that the coefficient control oscillation means (25) comprises: first and second program counters (51, 52) for counting combined outputs of the loop selection means, and outputs of the second program counters; An external clock selector 54 for receiving an external clock and an external clock operation signal to select an external clock, and a third program counter 53 for counting an output of the external clock selector 54 and outputting a restored clock; A clock recoverer comprising: a.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.