KR970029013A - Dual Lead Port Register File Bank Circuit and Method - Google Patents

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KR970029013A
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장훈
안길희
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김광호
삼성전자 주식회사
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    • G—PHYSICS
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

디지탈 연산회로에 관한 것이다.It relates to a digital calculation circuit.

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

S램을 사용하는 레지스터 화일의 성능을 개선하는 듀얼 리드포트 레지스터 화일 뱅크회로 및 그를 이용한 두 연산자 리드방법을 제공함에 있다.The present invention provides a dual read port register file bank circuit that improves the performance of a register file using S-RAM, and a method of reading two operators using the same.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

알아이에스씨 구조를 갖는 장치의 듀얼 리드포트 레지스터 화일 뱅크회로에 있어서, 고유의 번호를 갖는 다수의 옵셋영역으로 이루어진 뱅크를 다수 구비하며, 소정의 어드레스에 라이트백 데이타를 저장하고 그 저장된 데이타를 제1포트를 통해 출력하는 주메모리와, 상기 주메모리와 동일 체계로 고유의 번호를 갖는 다수의 옵셋영역으로 이루어진 뱅크를 하나 구비하며, 소정의 어드레스에 상기 라이트백 데이타를 저장하고 그 저장된 데이타를 제2포트를 통해 출력하는 부메모리와, 상기 제1포트를 통해 소정의 데이타가 출력되면 해당 옵셋영역의 데이타 유효여부를 나타내는 유효비트를 외부로부터 입력되는 뱅크변환신호의 상태에 따라 셋 혹은 리셋하고, 상기 뱅크변환신호와 상기 라이트 뱅크 어드레스를 조합하여 파이프라인 스톨신호를 발생하는 유효 비트 판단부와, 소정의 제어를 받아 라이트 뱅크 어드레스와 제1포트 리드 어드레스중 하나를 상기 주메모리에 선택적으로 제공하는 제1선택수단과, 소정의 제어를 받아 제2포트 리드 어드레스와 상기 라이트 뱅크 어드레스중 하나를 상기 부메모리에 선택적으로 제공하는 제2선택수단과, 상기 유효비트의 셋 여부에 따라 상기 라이트백 데이타 혹은 상기 주 메모리의 제1포트에서 출력되는 데이타를 상기 부메모리에 선택적으로 전달하는 제3선택수단으로 구성됨을 특징으로 한다.A dual read port register file bank circuit of a device having an RS structure, comprising a plurality of banks having a plurality of offset areas having a unique number, storing writeback data at a predetermined address, and removing the stored data. A main memory output through one port, and a bank comprising a plurality of offset areas having a unique number in the same scheme as the main memory, and storing the writeback data at a predetermined address and removing the stored data. When a predetermined data is output through the first port and the sub memory output through the two ports, and a valid bit indicating whether or not the data of the offset area is valid, the set memory is set or reset according to the state of the bank conversion signal input from the outside. A pipeline stall signal is generated by combining the bank conversion signal and the write bank address. A valid bit determination unit configured to selectively provide one of the write bank address and the first port read address to the main memory under predetermined control, and the second port read address and the predetermined control under the predetermined control. Second selection means for selectively providing one of write bank addresses to the sub-memory, and selectively outputting the write back data or data output from the first port of the main memory to the sub-memory according to whether the valid bit is set. Characterized in that the third selection means for transmitting to.

Description

듀얼 리드포트 레지스터 화일 뱅크회로 및 방법Dual Lead Port Register File Bank Circuit and Method

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.

제1도는 본 발명에 따른 듀얼 리드포트 레지스터 화일 뱅크회로의 구성도,1 is a configuration diagram of a dual read port register file bank circuit according to the present invention;

제2도는 일반적인 파이프라인구조 예시도,2 is a view illustrating a general pipeline structure,

제3도는 본 발명에 따른 듀얼 리드포트 레지스터 화일 뱅크를 이용한 임의의 기능 수행과정을 나타낸 흐름도.3 is a flowchart illustrating a process of performing an arbitrary function using a dual read port register file bank according to the present invention.

Claims (3)

알아이에스씨 구조를 갖는 장치의 듀얼 리드포트 레지스터 화일 뱅크회로에 있어서, 고유의 번호를 갖는 다수의 옵셋영역으로 이루어진 뱅크를 다수 구비하며, 소정의 어드레스에 라이트백 데이타를 저장하고 그 저장된 데이타를 제1포트를 통해 출력하는 주메모리와, 상기 주메모리와 동일 체계로 고유의 번호를 갖는 다수의 옵셋영역으로 이루어진 뱅크를 하나 구비하며, 소정의 어드레스에 상기 라이트백 데이타를 저장하고 그 저장된 데이타를 제2포트를 통해 출력하는 부메모리와, 상기 제1포트를 통해 소정의 데이타가 출력되면 해당 옵셋영역의 데이타 유효여부를 나타내는 유효비트를 외부로부터 입력되는 뱅크변환신호의 상태에 따라 셋 혹은 리셋하고, 상기 뱅크변환신호와 상기 라이트 뱅크 어드레스를 조합하여 파이프라인 스톨신호를 발생하는 유효 비트 판단부와, 소정의 제어를 받아 라이트 뱅크 어드레스와 제1포트 리드 어드레스중 하나를 상기 주메모리에 선택적으로 제공하는 제1선택수단과, 소정의 제어를 받아 제2포트 리드 어드레스와 상기 라이트 뱅크 어드레스중 하나를 상기 부메모리에 선택적으로 제공하는 제2선택수단과, 상기 유효비트의 셋 여부에 따라 상기 라이트백 테이타 혹은 상기 주메모리의 제1포트에서 출력되는 데이타를 상기 부메모리에 선택적으로 전달하는 제3선택수단으로 구성됨을 특징으로 하는 듀얼 리드포트 레지스터 화일 뱅크회로.A dual read port register file bank circuit of a device having an RS structure, comprising a plurality of banks having a plurality of offset areas having a unique number, storing writeback data at a predetermined address, and removing the stored data. A main memory output through one port, and a bank comprising a plurality of offset areas having a unique number in the same scheme as the main memory, and storing the writeback data at a predetermined address and removing the stored data. When a predetermined data is output through the first port and the sub memory output through the two ports, and a valid bit indicating whether or not the data of the offset area is valid, the set memory is set or reset according to the state of the bank conversion signal input from the outside. A pipeline stall signal is generated by combining the bank conversion signal and the write bank address. A valid bit determination unit configured to selectively provide one of the write bank address and the first port read address to the main memory under predetermined control, and the second port read address and the predetermined control under the predetermined control. Second selection means for selectively providing one of write bank addresses to the sub memory, and data output from the write back data or the first port of the main memory depending on whether the valid bit is set or not; And a third selection means for transmitting to the dual read port register file bank circuit. 제1항에 있어서, 상기 주 및 부메모리는 스테틱 램임을 특징으로 하는 듀얼 리드포트 레지스터 화일 뱅크회로.The dual read port register file bank circuit of claim 1, wherein the main and sub memories are static RAMs. 고유의 번호를 갖는 다수의 옵셋영역으로 이루어진 뱅크를 다수 가지며, 소정의 어드레스에 라이트백 데이타를 저장하는 주메모리와;상기 주메모리와 동일 체계로 고유의 번호를 갖는 다수의 옵셋영역으로 이루어진 뱅크를 하나 가지며, 소정의 어드레스에 상기 라이트백 데이타를 저장하는 부메모리와;상기 주메모리로부터 소정의 데이타가 출력되면 해당 옵셋영역의 데이타 유효여부를 나타내는 유효비트를 외부로부터 입력되는 뱅크변환신호의 상태에 따라 셋 혹은 리셋하고, 상기 뱅크변환신호와 상기 라이트 뱅크 어드레스를 조합하여 파이프라인 스톨신호를 발생하는 유효 비트 판단부를 구비하며, 알아이에스씨 구조를 갖는 장치의 듀얼 리드포트 레지스터 화일 뱅크회로를 이용하여 파이프라인 방식으로 두 연산자를 리드하는 방법에 있어서, 상기 제1포트를 통해서 저장된 뱅크로부터 첫번째 연산자에 해당하는 단어를 읽는 제1과정과, 상기 제2포트를 통해서 두번째 연산자에 해당하는 단어를 읽는 제2과정과, 상기 두 연산자를 읽은 후 상기 유효 비트 체크부의 상태를 체크하는 제3과정과, 상기 유효 비트 체크부의 유효비트가 유효한 상태가 아니면 다음 파이프 라인 단계에서 상기 제1포트로부터 데이타를 읽음과 동시에 상기 부메모리의 해당 단어를 상기 읽은 데이타로 갱신하여 기록하는 제3과정으로 이루어짐을 특징으로 하는 방법.A main memory having a plurality of banks having a plurality of offset areas having a unique number and storing writeback data at a predetermined address; a bank having a plurality of offset areas having a unique number in the same scheme as the main memory; A sub memory for storing the writeback data at a predetermined address; and when a predetermined data is output from the main memory, a valid bit indicating whether data of a corresponding offset area is valid is applied to a state of a bank conversion signal input from the outside. And a valid bit determination unit for generating a pipeline stall signal by combining the bank conversion signal and the write bank address, and using a dual read port register file bank circuit of a device having an RS structure. How to lead two operators in a pipeline A first process of reading a word corresponding to a first operator from a bank stored through the first port, a second process of reading a word corresponding to a second operator through the second port, and the validity after reading the two operators A third step of checking a state of a bit check unit; and if a valid bit of the valid bit check unit is not in a valid state, at the next pipeline stage, data is read from the first port and a corresponding word of the sub memory is read as the read data. And a third process of updating and recording. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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