Claims (12)
각각이 정보를 기억하는 복수의 메모리셀로서 이루어지는 메모리셀 어레이를 포함하는 다이나믹형 반도체기억장치이며 상기 반도체 기억장치는 상기 메모리셀 어레이의 소정수의 복수의 비트의 메모리셀을 동시에 선택하고 상기 선택된 상기 소정수의 메모리셀에 정보를 동시에 기입하고 또한 이 기입후 상기 소정수의 메모리셀이 기억하는 정보를 동시에 읽어내고 이 읽어낸 정보를 기초로하여 상기 반도체기억장치의 양/불량을 판정하는 테스트모드 동작을 구비하고 있으며, 상기 테스트모드를 지시하는 신호를 발생하는 수단, 상기 테스트모드 지시신호에 응답하여 활성화되어, 외부로 부터 부여되는 기입데이터를 받는 수단, 상기 기입데이터를 받는 수단에 작동적으로 결합되어 상기 선택된 상기 소정수의 메모리셀중 적어도 1개의 메모리셀에 상기 기입데이터 값을 반전한 데이터를 기입함과 아울러 상기 선택된 소정수의 메모리셀의 나머지의 메모리셀에 상기 기입데이터와 동일한 값의 데이터를 기입하는 수단, 상기 선택된 상기 소정수의 메모리셀에 엑세스하고 상기 반전된 데이터의 기입된 메모리셀의 기억데이터를 반전하여 읽어내고 또, 상기 나머지의 메모리셀의 기억데이터를 그대로 읽어내는 수단, 및 상기 테스트모드 지시신호에 응답하여 활성화되어, 상기 읽어내기 수단으로 부터의 출력데이터를 받아 받은데이터에 대응하는 논리값을 출력하는 수단을 구비하는 다이나믹형 반도체기억장치.A dynamic type semiconductor memory device including a memory cell array each consisting of a plurality of memory cells for storing information, wherein the semiconductor memory device simultaneously selects a predetermined number of bits of memory cells of the memory cell array A test mode in which information is simultaneously written into a predetermined number of memory cells, and after this writing, information stored in the predetermined number of memory cells is simultaneously read and the quantity / defect of the semiconductor memory device is determined based on the read information. And means for generating a signal indicative of the test mode, activated in response to the test mode indication signal, and means for receiving write data from outside, and means for receiving the write data. Coupled to at least one of the selected number of memory cells Means for writing data inverting a pre-write data value and writing data having the same value as the write data in the remaining memory cells of the selected predetermined number of memory cells, accessing the selected predetermined number of memory cells Means for inverting and reading the stored data of the written memory cell of the inverted data and reading out the stored data of the remaining memory cells as they are, and activated in response to the test mode instruction signal, to the reading means. And a means for outputting a logic value corresponding to the received data.
제1항에 있어서 상기 메모리셀 어레이는 복수의 비트선대를 포함하며, 각 상기 복수의 비트선대는 선택된 메모리셀의 데이터를 전송하는 제1비트선과, 상기 제1비트선에 관한 상보데이터를 전송하는 제2비트선을 가지며, 상기 입수단과 상기 읽는 수단은 내부 상보데이터대를 전송하는 복수의 내부 데이터 전송선대를 포함하고, 동시에 선택된 메모리셀의 수에 대응하는수에 의하여 제공된 상기 내부 데이터 전송선대를 포함하고, 상기 내부 데이터 전송대와 상기 복수 비트선대의 각각에 연결하는 수단과, 동시에 선택된 복수 비트선대의 적어도 하나와 상기 내부 데이터 전송선대 간에 연결수단을 구별하는 상기 연결수단과, 나머지 비트선대와 나머지 상기 내부 데이터 전송선대 간에 연결수단으로 부터 구성된 다이나믹형 반도체기억장치.2. The memory cell array of claim 1, wherein the memory cell array includes a plurality of bit bands, each of the plurality of bit line bands transmitting a first bit line for transmitting data of a selected memory cell and complementary data for the first bit line. A second bit line, wherein the input means and the read means include a plurality of internal data transmission line for transmitting an internal complementary data band, and simultaneously provide the internal data transmission line provided by a number corresponding to the number of selected memory cells. Means for connecting to each of said internal data transmission table and said plurality of bit lines, said connecting means for distinguishing a connection means between at least one of the selected plurality of bit lines and said internal data transmission line, and the remaining bit line; A dynamic semiconductor memory device comprising a connecting means between the remaining internal data transmission line.
제1항에 있어서 상기 메모리셀어레이는 복수의 서브 어레이 블록을 가지며, 각 서브블록은 복수 비트선대를 가지고, 각 상기 비트선대는 선택된 메모리셀의 데이터를 전송하는 제1비트선과, 상기 제1비트선에 관한 데이터와 상보하는 데이터를 전송하는 제2비트선을 가지며, 상기 각 서브 어레이블록의 각각에서 한개의 메모리셀을 선택하는 수단을 포함하는 상기 선택수단과, 복수의 제1내부 데이터 전송을 포함하는 상기 기입수단과, 상기 서브 어레이 블록의 각각에 제공되는 적어도 하나와, 상보 내부 기입 데이터대를 전송하는 제I내부 데이터 전송대와, 서브 어레이 블록의 적어도 하나에서 비트선대와 제1내부 데이터 전송대간의 연결수단이 나머지 서브 블록에서 그사이의 연결수단과 상이하도록 대응 서브 어레이 블록에서 비트선에 상기 제I내부 데이터 전송선대를 연결하는 수단과, 복수의 제2내부 데이터 전송선대와, 상기 서브 어레이 블록에 제공된 적어도 하나와, 상보 내부읽어내는 데이터대를 전송하는 상기 제2내부 데이터 전송선대의 각각을 포함하는 상기 읽어내는 수단과, 서브 어레이 블록의 적어도 하나의 비트선대와 제2내부 데이터 전송대간의 연결수단이 나머지 서브 어레이 블륵의 비트선대와 제2내부 데이터 전송선대간의 연결수단과 상이하도록 대응 서브 어레이 블록의 비트선대에 제2내부 데이터 전송선대를 연결하는 수단을 가지는 다이나믹형 반도체기억장치.2. The memory cell array of claim 1, wherein the memory cell array has a plurality of sub-array blocks, each sub-block has a plurality of bit line bands, each bit line band having a first bit line for transmitting data of a selected memory cell, and the first bit line. Said selecting means comprising a second bit line for transferring data complementary to data relating to the line, said means for selecting one memory cell in each of said sub-array blocks, and a plurality of first internal data transfers; The writing means, at least one provided in each of the sub-array blocks, an I internal data transmission table for transmitting a complementary internal write data band, and a bit line band and first internal data in at least one of the sub-array blocks. The I in the bit line in the corresponding sub array block so that the connecting means between the transmission bands is different from the connecting means between the remaining sub blocks. Means for connecting a data transmission line, a plurality of second internal data transmission lines, at least one provided to the sub-array block, and each of the second internal data transmission lines for transmitting a complementary internal read-out data line. The corresponding sub array block such that the means for reading and the connecting means between at least one bit line of the sub array block and the second internal data transmission line differ from the connecting means between the bit line of the remaining sub array block and the second internal data transmission line. And a means for connecting the second internal data transmission line to the bit line of the second line.
정보를 각각 기억하는 복수의 메모리셀을 가진 메모리셀 어레이는 다음 공정을 포함하며, 상기 기능 테스트모드를 지정하는 신호를 발생하고, 상기 메모리셀 어레이에서 동시에 선택되며, 외부에서 제공된 어드레스와 대응하는 메모리셀의 소정의 수와, 외부에서 주어진 기입데이터를 받아들이고 적어도 선택된 메모리셀의 소정수에서 상기 기입데이터의 값으로 부터 반전된 데이터를 기입하기 위하여 상기 기입데이터틀 받아들이며 또한 선택된 메모리셀의 소정수의 나머지 메모리셀에서 상기 기입된 데이터의 것과 동일한 값으로 데이터를 기록하고, 상기 테스트 지시신호에 응답하여, 상기 반전데이터를 기록하는 적어도 한개의 메모리셀의 기억데이터를 반전하여 읽기 위하여 선택된 메모리셀의 상기 소정수에 액세스하며, 상기 테스트모드 지시신호에 응답하여 수신데이터에 대응하는 논리 값을 출력하기 위하여 모든 상기 읽은 출력 데이터를 받아들이는 다이나믹형 반도체기억장치의 기능 테스트 방법.A memory cell array having a plurality of memory cells, each of which stores information, includes a process comprising: generating a signal specifying the functional test mode, simultaneously selecting from the memory cell array, a memory corresponding to an externally provided address; A predetermined number of cells and the remainder of the predetermined number of memory cells that accept and write the data to accept the externally given write data and write data inverted from the value of the write data in at least a predetermined number of selected memory cells. The predetermined value of the memory cell selected to write data at the same value as that of the written data in the memory cell and to invert and read the memory data of at least one memory cell for recording the inverted data in response to the test indication signal. Accesses the number and indicates the test mode Functional testing method for the dynamic semiconductor memory device receiving all the read data for output in response to a call to output the logic value corresponding to the received data.
제4항에 있어서 상기 메모리셀 어레이가 복수 서브 어레이 블록으로 나누어지며, 상기 선택하는 스텝은 상기의 각 서브 어레이 블록에서 1-비트 메모리셀을 선택하는 스텝을 포함하는 다이나믹형 반도체기억장치의 기능 테스트 방법.The functional test of claim 4, wherein the memory cell array is divided into a plurality of sub-array blocks, and the selecting of the memory cell arrays comprises selecting a 1-bit memory cell from each of the sub-array blocks. Way.
제4항에 있어서 상기 출력스텝은 상기 읽어내는 데이터가 서로 동일한 것인지 아닌지에 대하여 판정을 하는 스텝을 포함하는 다이나믹형 반도체기억장치의 기능 테스트 방법.The method of claim 4, wherein the output step includes a step of judging whether the read data is the same.
행열의 매트릭스에서 배열된 복수 메모리셀을 포함하며, 외부에서 부여된 어드레스에 응답하여 메모리셀의 소정수를 동시에 선택하는 수단과, 기입되거나 읽게되는 데이터를 전송하는 복수의 내부 데이터 전송설과, 동시에 선택된 메모리셀과 같이 많이 부여된 상기 내부 데이터 전송선과, 외부에서 부여된 어드레스에 응답하여 상기 각 복수의 메모리셀과 더불어 동시에 선택된 메모리셀을 연결하는 수단과, 나머지 메모리셀의 것에 동시에 선택된 모든 메모리셀 아닌 적어도 하나와 역으로 연결되어 있는 연결수단을 가진 다이나믹형 반도체기억장치.Means for simultaneously selecting a predetermined number of memory cells in response to an externally given address; and a plurality of internal data transfer mechanisms for transferring data to be written or read; Means for connecting a plurality of internal data transmission lines, such as a selected memory cell, and a plurality of memory cells simultaneously with the plurality of memory cells in response to an externally given address; and all memory cells simultaneously selected for the remaining memory cells. A dynamic semiconductor memory device having connecting means connected inversely with at least one.
복수의 메모리셀과 상기 메모리셀의 적어도 테스트 동안 그룹 메모리셀이 데이터의 기입단위로서 액세스하며 그룹의 메모리셀의 읽는 단위로서 액세스 되는 메모리 테스트를 함에 있어서 적어도 상기 그룹의 하나의 셀에 입력연결은 상기 그룹의 셀로 기입된 상기 데이터의 적어도 한개 대응 비트를 보충하기 위하여 역으로 되며 상기 그룹의 적어도 하나의 셀에 출력연결은 상기 그룹의 셀에서 읽어진 데이터의 대응 하나의 비트를 상보하기 위하여 역으로 대응하는 다이나믹형 반도체기억장치의 기능테스트 장치.In a memory test in which a group memory cell is accessed as a writing unit of data and is accessed as a reading unit of a group of memory cells during at least a test of the plurality of memory cells and the memory cells, an input connection to at least one cell of the group is performed. Reversed to complement at least one corresponding bit of the data written into the cells of the group and an output connection to at least one cell of the group corresponds inversely to complement the corresponding one bit of data read from the cells of the group A functional test device for a dynamic semiconductor memory device.
제8항에 있어서 일조의 입력/출력선은 상기 셀에 입력과 출력 데이타로서 사용되며 상기 역으로된 입력연결과 역으로된 출력연결은 상기 그룹의 셀에 상기 입력/출력선의 하나의 역으로된 연결을 포함하는 다이나믹형 반도체기억장치의 기능 테스트장치.10. The apparatus of claim 8, wherein a set of input / output lines are used as input and output data to said cell and said inverted input connection and inverted output connection to one cell of said input / output line in said group of cells. A functional test device for a dynamic semiconductor memory device including a connection.
제8항에 있어서 테스트 중에 공통 논리상태의 테스트 데이터가 상기 그룹의 모든 메모리 셀로 기입되는 다이나믹형 반도체기억장치의 기능 테스트장치,The functional test apparatus of a dynamic semiconductor memory device according to claim 8, wherein test data of a common logic state is written to all the memory cells of the group during the test.
입력과 출력간에서 디지탈 데이터가 2회 반전되는 상기 복수의 데이터패스의 기능을 포함하는 그룹의 데이터패스를 수립하는 스텝을 포함하는 복수의 병렬 데이터패스를 가지며, 상기 그룹 데이터패스에서 선택된 상기 복수 데이터패스의 모든 선택된 것보다 적지않게 적어도 하나인 상기 복수 데이터패스의 선택된 것의 입력에 통상 논리레벨 신호를 가하며, 상기 복수 데이터패스의 상기 선택된 것의 출력에서 나타나는 신호를 평가하고 만일 상기 평가스텝은 상기 출력이 통상 논리레벨인 것을 결정하는 경우에 상기 복수 데이터패스의 선택된 것은 기능적인가를 결정하는 디지탈 전자회로를 테스트하는 다이나믹형 반도체기억장치의 기능 테스트 방법.And having a plurality of parallel datapaths comprising the step of establishing a datapath of a group including the function of the plurality of datapaths in which digital data is inverted twice between an input and an output, wherein the plurality of data selected from the group datapath Applying a normal logic level signal to the input of the selected one of the plurality of datapaths, not less than all selected ones of the path, evaluating a signal appearing at the output of the selected one of the plurality of datapaths, and if the evaluation step 10. A method of functional testing of a dynamic semiconductor memory device for testing digital electronic circuitry for determining whether the selection of the plurality of datapaths is functional when determining that it is a normal logic level.
제11항에 있어서 상기 입력신호 저장스텝은 상기 데이터패스의 선택된 각각의 입력과 출력을 중개하고 상기 그룹 데이터패스에서 상기 반전을 중개하는 것을 포함하는 것에 있어서 상기 그룹 데이터패스에 기억된 입력신호가 상기 통상 논리레벨과 상이한 논리레벨에 기억되는 다이나믹형 반도체기억장치의 기능테스트 방법.12. The method according to claim 11, wherein said input signal storage step comprises mediating each of the selected inputs and outputs of said datapath and mediating said inversion in said group datapath. A functional test method for a dynamic semiconductor memory device stored at a logic level different from a normal logic level.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.