Claims (6)
각각 적어도 하나 이상의 셀 블럭을 갖는 좌측영역 및 우측영역 셀 블럭을 갖는 셀 어레이와, 상기 좌측영역 및 우측영역 셀블럭의 워드라인을 각각 선택 구동하기 위하여 내부 어드레신호를 디코딩하기 위한 좌측용 및 우측용 로오 디코더와, 상기 내부 어드레스신호 발생용의 외부 어드레스신호를 입력받아 각각 내부 어드레스신호를 발생하기 위한 어드레스 버퍼와, 라스바신호를 입력받아 통상모드를 수행하고, 스페셜 모드에서는 라스바신호와 스페셜 모드용 인에이블 신호를 입력받아 상기 어드레스 버퍼를 제어하는 제어신호를 발생하고 상기 어드레스 버퍼에 입력되는 상기 외부 어드레스신호가 어드레스 버퍼에 입력되도록 제어하는 제어수단과, 상기 적어도 하나 이상의 셀 블럭을 구동 선택하기 위하여 상기 어드레스 버퍼로부터의 내부어드레스신호를 프리디코딩하는 좌측용 및 우측용 프리 디코더로 구성되며, 상기 좌측용 로오디코더와 우측용 로오디코더, 좌측용 프리 디코더와 우측용 프리 디코더는 상호 교대로 동작하고 상기 라스바신호의 상태에 따라 좌측영역 또는 우측영역 셀어레이가 선택 리프레쉬되는 것을 특징으로 하는 메모리 장치.A cell array having a left region and a right region cell block each having at least one cell block, and a left side and a right side for decoding an internal address signal for selectively driving the word lines of the left and right region cell blocks, respectively The ROD decoder, the address buffer for generating the internal address signal for receiving the internal address signal, and the rasva signal for receiving the internal address signal, respectively, are executed in the normal mode. Control means for receiving a enable signal and generating a control signal for controlling the address buffer, and controlling the external address signal input to the address buffer to be input to the address buffer; Internal words from the address buffer And a left decoder and a right decoder, which predecode a response signal, and the left and right decoders, and the left and right decoders, alternately operate in a state of the rasba signal. Accordingly, the left region or the right region cell array is selected and refreshed.
제1항에 있어서, 상기 어드레스버퍼를 제어하는 제어신호는 상기 라스바신호의 변화를 검출하여 라스바신호와 변화시 하이상태를 가지다가 스스로의 딜레이에 의하여 다시 하이로 가는 하이 펄스신호이고, 상기 제어수단은 라스바신호가 로우에서 하이로 전이되는 것을 검출하는 제1검출부와, 상기 라스바신호가 하이에서 로우로 전이되는 것을 검출하는 제2검출부와, 통상모드의 상기 라스바신호가 로우인 경우에 상기 제어신호를 하이로 제어하고 스페셜모드의 상기 라스바신호가 하이인 경우에 상기 제어신호를 로우로 제어하는 제어부를 구비하는 내부 카스 신호 발생회로를 포함하는 것을 특징으로 하는 메모리 장치.The control signal of claim 1, wherein the control signal for controlling the address buffer is a high pulse signal that detects a change in the rasva signal and has a high state when the rasva signal is changed, and then goes high again by its delay. The control means includes a first detector that detects the transition of the rasva signal from low to high, a second detector that detects the transition of the rasva signal from high to low, and the rasva signal of the normal mode is low. And an internal CAS signal generation circuit having a control unit for controlling the control signal to be high and for controlling the control signal to be low when the rasva signal in a special mode is high.
각각 적어도 하나 이상의 셀 블럭을 갖는 좌측영역 및 우측영역 셀블럭을 갖는 셀 어레이와, 상기 셀 어레이의 메모리셀 중에 좌측영역 및 우측영역 셀블럭을 각각 선택 구동하기 위한 좌측용 및 우측용 로오 디코더와, 좌측영역 및 우측영역 셀블럭의 워드라인을 각각 선택 구동하기 위하여 상기 좌측용 및 우측용 로오 디코더로 각각 공급되는 좌측용 및 우측용 내부 어드레스신호를 저장하고 있는 좌측용 및 우측용 래치부와, 상기 좌측영역 메모리셀 및 우측영역 셀블럭의 워드라인을 구동하기 위한 내부 어드레스신호 발생용의 외부 어드레스신호를 입력받아 내부 어드레스신호를 발생하기 위한 어드레스 버퍼와, 상기 적어도 하나 이상의 셀 블럭을 선택 구동하기 위하여 상기 어드레스 버퍼로부터 내부 어드레스신호를 입력받아 프리디코딩하여 상기 좌측용 및 우측용 래치부로 출력하는 프리 디코더와, 라스바신호를 입력받아 통상모드를 수행하고, 스페셜 모드에서는 라스바신호와 스페셜 모드용 인에이블신호를 입력받아 상기 어드레스 버퍼를 제어하는 제1제어신호를 발생하여 상기 외부 어드레스신호가 상기 어드레스 버퍼에 입력되도록 제어하고 상기 좌측용 및 우측용 래치부를 제어하는 제2 및 제3제어신호를 발생하여 상기 좌측용 및 우측용 래치부에 각각 저장되어 있는 좌측용 내부 어드레스신호 및 우측용 내부 어드레스신호가 상기 좌측용 및 우측용 로오 디코더에 출력되도록 제어하는 제어수단으로 구성되며, 상기 셀어레이의 좌측영역 메모리셀 및 우측영역 메모리셀은 각각 상기 좌측용 로오디코더와 우측용 로오디코더에 대응되어 라스바신호의 상태에 따라 좌측영역 또는 우측영역 메모리셀이 선택 리프레쉬되는 것을 특징으로 하는 메모리 장치.A cell array having a left region and a right region cell block each having at least one cell block, a left and right rowo decoder for selectively driving a left region and a right region cell block among memory cells of the cell array, Left and right latch portions for storing left and right internal address signals supplied to the left and right row decoders for selectively driving the word lines of the left and right area cell blocks, respectively; An address buffer for generating an internal address signal by receiving an external address signal for generating an internal address signal for driving word lines of a left area memory cell and a right area cell block, and for selectively driving the at least one cell block Receive an internal address signal from the address buffer and predecode A first decoder configured to receive a pre-decoder output to the left and right latch units and a rasva signal to perform a normal mode, and to receive the rasva signal and a special mode enable signal to control the address buffer Generates a control signal to control the external address signal to be input to the address buffer, and generates second and third control signals for controlling the left and right latch parts, respectively, and is stored in the left and right latch parts, respectively. Control means for controlling an internal address signal for the left side and an internal address signal for the right side to be output to the left and right row decoders, and the left region memory cell and the right region memory cell of the cell array are for the left side, respectively. Corresponds to the low-decoder and the right-side low-decoder, depending on the state of the ras bar signal. And refreshing the area memory cells.
제3항에 있어서, 상기 어드레스버퍼를 제어하는 제어신호는 상기 라스바신호의 변화를 검출하여 라스바신호의 변화시 하이상태를 가지다가 스스로의 딜레이에 의하여 다시 하이로 가는 하이 펄스신호이고, 상기 제어수단은 라스바신호가 로우에서 하이로 전이되는 것을 검출하는 제1검출부와, 상기 라스바신호가 하이에서 로우로 전이되는 것을 검출하는 제2검출부와, 통상모드의 상기 라스바신호가 로우인 경우에 상기 제어신호를 하이로 제어하고 스페셜모드의 상기 라스바신호가 하이인 경우에 상기 제어신호를 로우로 제어하는 제어부를 구비한 내부 카스신호 발생회로를 포함하는 것을 특징으로 하는 메모리 장치.The control signal of claim 3, wherein the control signal for controlling the address buffer is a high pulse signal that detects a change in the rasva signal and has a high state when the rasva signal changes, and then goes high again by its delay. The control means includes a first detector that detects the transition of the rasva signal from low to high, a second detector that detects the transition of the rasva signal from high to low, and the rasva signal of the normal mode is low. And an internal cas signal generation circuit having a control unit for controlling the control signal to be high and for controlling the control signal to be low when the rasva signal in a special mode is high.
제3항에 있어서, 상기 좌측용 및 우측용 래치부는 상기 프리디코더로부터 출력된 내부 어드레스신호를 입력받아 상기 제1 및 제2신호가 로우에서 하이로 전이될 경우 래치시키고 상기 제1 및 제2신호가 하이로 유지되는 동안은 상기 입력된 내부 어드레스신호가 변해도 출력은 변하지 않고 있다가 제1 및 제2신호가 다시 로우로 전이된 뒤 상기 좌측용 및 우측용 내부 어드레스신호를 로우상태로 프리차징시키는 것을 특징으로 하는 메모리 장치.4. The latch circuit of claim 3, wherein the left and right latch units receive an internal address signal output from the predecoder and latch the first and second signals when the first and second signals transition from low to high. Is maintained high, the output does not change even if the input internal address signal changes, and then precharges the left and right internal address signals to a low state after the first and second signals are transitioned low again. A memory device, characterized in that.
제3항에 있어서, 상기 어드레스버퍼는 내부 어드레스를 입력받는 제2어드레스버퍼를 더 포함하는 것을 특징으로 하는 메모리 장치.The memory device of claim 3, wherein the address buffer further comprises a second address buffer configured to receive an internal address.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.