KR100625820B1

KR100625820B1 - A semiconductor memory device having banks sharing column address decoder

Info

Publication number: KR100625820B1
Application number: KR1019990051503A
Authority: KR
Inventors: 황수만; 가순택
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-11-19
Filing date: 1999-11-19
Publication date: 2006-09-20
Also published as: KR20010047329A

Abstract

본 발명은 반도체 회로 기술에 관한 것으로, 특히 2개 이상의 뱅크(Bank)로 구분되어 동작하는 반도체 메모리 소자에 관한 것이며, 어드레스 디코딩에 필요한 회로를 단순화하고, 레이아웃 면적을 감소시키는 것을 그 목적으로 한다. 본 발명의 특징적인 반도체 메모리 소자는, 인접한 두 개의 뱅크 사이에 공통 컬럼 디코더가 배치되며, 뱅크 선택 신호에 제어 받아 상기 공통 컬럼 디코더로부터 출력된 컬럼 어드레스 정보 신호를 상기 두 개의 뱅크 중 어느 하나의 뱅크에 선택적으로 공급하기 위한 수단을 구비한다. 즉, 본 발명은 인접한 두 뱅크 사이에 공통의 컬럼 디코더를 배치하고, 컬럼 어드레스 디코딩 패스와 컬럼 액세스 제어 패스를 분리하여 하나의 컬럼 디코더로 두 개의 뱅크에 대한 어드레싱을 수행할 수 있도록 하였다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor circuit technology, and more particularly, to a semiconductor memory device which is divided into two or more banks and operates. In a characteristic semiconductor memory device of the present invention, a common column decoder is disposed between two adjacent banks, and a column address information signal output from the common column decoder under the control of a bank selection signal is selected from one of the two banks. Means for selectively supplying to the. That is, according to the present invention, a common column decoder is disposed between two adjacent banks, and a column address decoding pass and a column access control path are separated to enable addressing of two banks with one column decoder.

반도체 메모리, 컬럼 디코더, 컬럼 디코더 출력 드라이버, 뱅크 선택 신호, 공통 컬럼 디코더Semiconductor Memory, Column Decoder, Column Decoder Output Driver, Bank Select Signal, Common Column Decoder

Description

A semiconductor device having a bank sharing a column address decoder {A SEMICONDUCTOR MEMORY DEVICE HAVING BANKS SHARING COLUMN ADDRESS DECODER}

도 1은 종래의 2-뱅크 반도체 메모리의 레이아웃도.1 is a layout diagram of a conventional two-bank semiconductor memory.

도 2는 뱅크선택 펄스(bs_pulse<0:1>) 발생기의 회로도.2 is a circuit diagram of a bank select pulse (bs_pulse <0: 1>) generator.

도 3은 16개의 컬럼 어드레스를 제공하기 위한 디코더의 예시도.3 is an illustration of a decoder for providing sixteen column addresses.

도 4는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 블럭 구성도.4 is a block diagram illustrating a semiconductor memory device in accordance with an embodiment of the present invention.

도 5는 상기 도 4의 컬럼 디코더 출력 드라이버의 회로도.5 is a circuit diagram of the column decoder output driver of FIG.

도 6은 본 발명에 따른 반도체 메모리 소자의 타이밍 예시도.6 is an exemplary timing diagram of a semiconductor memory device according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

40 : 반도체 메모리40: semiconductor memory

42 : 제1 뱅크42: first bank

43 : Y-디코더43: Y-decoder

44 : 제2 뱅크44: second bank

bs_pulse<0:1> : 뱅크선택 펄스bs_pulse <0: 1>: Bank select pulse

본 발명은 반도체 회로 기술에 관한 것으로, 특히 2개 이상의 뱅크(Bank)로 구분되어 동작하는 반도체 메모리 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor circuit technology, and more particularly, to a semiconductor memory device which is divided into two or more banks and operates.

반도체 메모리 소자에서 어드레스 핀(Address Pin)을 통해서 들어온 어드레스는 로우 어드레스(Row Address)와 컬럼 어드레스(Column Address)로 구분하는 어드레스 다중화(Address Multiplexing) 과정을 거쳐서 소자 내부에 전달된다.The address entered through the address pin in the semiconductor memory device is transferred to the device through an address multiplexing process that is divided into a row address and a column address.

일반적으로, 로우 어드레스를 X 어드레스, 컬럼 어드레스를 Y 어드레스라고 한다. X 어드레스 및 Y 어드레스는 디코더 회로를 통해서 디코딩되어 임의의 어드레스를 가진 셀(Cell)을 선택하게 되는 것이다.Generally, row addresses are referred to as X addresses and column addresses as Y addresses. The X address and the Y address are decoded through the decoder circuit to select a cell having an arbitrary address.

첨부된 도면 도 1은 종래의 2-뱅크 반도체 메모리의 레이아웃을 예시한 것으로, 도시된 반도체 메모리(10)는 제1 뱅크(12) 및 제2 뱅크(14)를 가지며, 각각의 뱅크(12, 14)는 뱅크 내의 컬럼 어드레스를 선택할 수 있는 Y-디코더(13, 15)를 가지고 있다. 각각의 뱅크(12, 14)에 16개의 컬럼 어드레스를 가지고 있는 경우, 소자 내에 입력된 4비트의 어스레스<0:3>은 어드레스 버퍼(Address Buffer)와 드라이버(Driver)를 통해서 정신호 ay<0:3>과 부신호 ayb<0:3>으로 구분되어 Y-디코더(13, 15)의 입력단에 전달된다. 여기서, 정신호 ay<0:3>과 부신호 ayb<0:3>은 각각의 Y 어드레스를 나타내며, 어드레스 <0>가 하이 레벨(High Level)이면 ay<0>는 하이 레벨, ayb<0>는 로우 레벨을 나타낸다. 또한, 뱅크 어드레스(Bank Address, BA)도 BAb<0>와 BA<0>로 구분되어 BA가 로우 레벨(Low Level)이면 BAb<0>는 하이 레벨을 나타내서 제1 뱅크(12)를 활성화시키고, BA가 하이 레벨이면 BA<0>가 하이 레벨을 나타내서 제2 뱅크(14)를 활성화시킨다.1 is a diagram illustrating a layout of a conventional two-bank semiconductor memory, in which the semiconductor memory 10 has a first bank 12 and a second bank 14, and each bank 12, 14 has Y-decoders 13 and 15 that can select column addresses in the bank. When each bank 12 and 14 has 16 column addresses, the 4-bit address <0: 3> input into the device is forwarded to the positive signal ay <0 through the address buffer and the driver. It is divided into: 3> and sub-signals ayb <0: 3> and is transmitted to the input terminals of the Y-decoders 13 and 15. Here, the positive signals ay <0: 3> and the sub-signals ayb <0: 3> represent respective Y addresses, and if the address <0> is a high level, ay <0> is a high level and ayb <0>. Indicates low level. In addition, the bank address BA is also divided into BAb <0> and BA <0>. If BA is a low level, BAb <0> indicates a high level to activate the first bank 12. If BA is at a high level, BA <0> indicates a high level to activate the second bank 14.

반도체 메모리(10)에 리드(Read)나 라이트(Write) 명령이 들어오면 커맨드 디코더(Command Decoder, 도시되지 않음)에서 카스(Column Address Strobe, CAS)신호를 받아들여서 클럭(Clock)에 동기된 카스 펄스(Cas Pulse, casp)신호를 내보내게 된다.When a read or write command is input to the semiconductor memory 10, a command decoder (not shown) receives a CAS (Column Address Strobe, CAS) signal and synchronizes the clock with the clock. It emits a pulse (cas pulse, casp) signal.

첨부된 도면 도 2는 뱅크선택 펄스(bs_pulse<0:1>) 발생기(Generator)의 회로도를 나타낸 것으로, 두 개의 뱅크(도 1 참조) 중에서 하나의 뱅크를 선택하는 뱅크 어드레스 BA(BA<0>, BAb<0>)와 카스 펄스(casp)가 만나서 뱅크 활성화 신호 bs_pulse<0:1>을 만들어 낸다. 제1 뱅크를 활성화시키기 위한 뱅크선택 펄스 bs_pulse<0>을 발생시키기 위한 회로는, 카스 펄스 casp를 게이트 입력으로 하는 풀업 PMOS P1 및 풀다운 NMOS N2, 풀업 또는 풀다운된 신호를 래치하는 래치(두 개의 인버터로 구성), 그리고 뱅크 어드레스 BAb<0>를 게이트 입력으로 하여 뱅크 어드레스 BAb<0>가 하이 레벨일 때, 즉 카스 펄스 casp가 인에이블 되고 제1 뱅크가 선택되었을 때 래치의 출력을 하이 레벨로 반전시키기 위한 풀다운측 NMOS N1로 구성된다. 한편, 제2 뱅크를 활성화시키기 위한 뱅크선택 펄스 bs_pulse<0:1>을 발생시키기 위한 회로는 뱅크 어드레스 BAb<0>를 대신하여 BA<0>를 풀다운측 NMOS N11의 게이트 입력으로 한다는 것을 제외하고는 앞의 회로와 같은 구성을 가진다. P11은 풀업 PMOS를 나타낸 것이며, N12는 풀다운 NMOS를 나타낸 것이다.2 is a circuit diagram of a generator of a bank selection pulse (bs_pulse <0: 1>), the bank address BA (BA <0>) of selecting one bank from two banks (see FIG. 1). , BAb <0>) and the cas pulse (casp) meet to produce the bank activation signal bs_pulse <0: 1>. The circuit for generating the bank select pulse bs_pulse <0> for activating the first bank includes a pull-up PMOS P1 and a pull-down NMOS N2 with a cas pulse casp as a gate input, and a latch for latching a pulled-up or pulled-down signal (two inverters). And when the bank address BAb <0> is at the high level with the bank address BAb <0> as the gate input, that is, when the cas pulse casp is enabled and the first bank is selected, the output of the latch is brought to the high level. It is composed of a pull-down side NMOS N1 for inversion. On the other hand, the circuit for generating the bank select pulse bs_pulse <0: 1> for activating the second bank except that BA <0> is the gate input of the pull-down side NMOS N11 in place of the bank address BAb <0>. Has the same configuration as the previous circuit. P11 represents a pull-up PMOS and N12 represents a pull-down NMOS.

첨부된 도면 도 3은 16개의 컬럼 어드레스를 제공하기 위한 디코더 회로를 도시한 것으로, Y-디코더에서는 프리디코더(Pre-decoder)<01>(30)과 프리디코더<23>(32)에서 만들어진 프리디코딩 어드레스 bay01<0:3>과 bay23<0:3>이 뱅크선택 펄스 bs_pulse<0>와 조합되어 메인디코더(main-decoder)(34)에서 16개의 컬럼 어드레스 cy<0:15> 중에서 하나의 컬럼 어드레스를 선택하게 된다. 도면에서는 메인디코더(34)는 프리디코딩 어드레스 중 bay23<0>에 대해서만, 즉 4개 중 하나만을 도시한 것이다.FIG. 3 shows a decoder circuit for providing 16 column addresses. In the Y-decoder, a pre-decoder pre-decoder <01> 30 and a predecoder <23> 32 are pre-made. The decoding addresses bay01 <0: 3> and bay23 <0: 3> are combined with the bank select pulses bs_pulse <0> to allow one of the sixteen column addresses cy <0:15> in the main-decoder 34. The column address is selected. In the drawing, the main decoder 34 shows only bay23 <0> of the predecoding addresses, that is, only one of four.

4개의 어드레스를 한 번에 디코딩하는 경우도 있으나, 상기와 같이 2개의 어드레스씩 분리하여 먼저 프리디코딩을 거친 뒤 다시 메인디코딩을 하는 것이 4개의 어드레스를 한 번에 디코딩하는 경우보다 레이아웃 면적에서 이점이 있다.In some cases, the four addresses may be decoded at once. However, as described above, separating the two addresses first and then performing predecoding and then main decoding again has advantages in layout area over decoding four addresses at once. have.

그러나, 2-뱅크의 경우 뱅크마다 16개의 컬럼 어드레스를 가진 메모리 소자는 뱅크에 4개씩 모두 8개의 메인디코더를 가지게 되므로, 상기와 같이 프리디코더와 메인디코더로 나누어 디코딩한다 하더라도, 동일한 디코더 회로를 양쪽에 배치함으로 인하여 회로가 복잡해지고, 레이아웃 면적의 증가로 인하여 웨이퍼 당 다이(Die)수가 감소하는 등 생산원가 상승의 원인이 되고 있다.However, in the case of a 2-bank, a memory device having 16 column addresses per bank has eight main decoders in all four banks. Thus, even if the decoder is divided into a predecoder and a main decoder as described above, the same decoder circuit is used for both banks. Due to the increase in the number of dies per wafer due to the increase in the layout area, the circuit cost increases.

본 발명은 어드레스 디코딩에 필요한 회로를 단순화하고, 레이아웃 면적을 감소시킬 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
An object of the present invention is to provide a semiconductor memory device capable of simplifying a circuit necessary for address decoding and reducing a layout area.

상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 메모리 소자는, 인접한 두 개의 뱅크 사이에 배치된 공통 컬럼 디코더와, 뱅크 선택 신호에 제어 받아 상기 공통 컬럼 디코더로부터 출력된 컬럼 어드레스 정보 신호를 상기 두 개의 뱅크 중 어느 하나의 뱅크에 선택적으로 공급하기 위한 수단을 구비한다.In accordance with another aspect of the present invention, a semiconductor memory device includes a common column decoder disposed between two adjacent banks, and a column address information signal output from the common column decoder under control of a bank selection signal. Means for selectively supplying either bank of the two banks.

즉, 본 발명은 인접한 두 뱅크 사이에 공통의 컬럼 디코더를 배치하고, 컬럼 어드레스 디코딩 패스와 컬럼 액세스 제어 패스를 분리하여 하나의 컬럼 디코더로 두 개의 뱅크에 대한 어드레싱을 수행할 수 있도록 하였다.That is, according to the present invention, a common column decoder is disposed between two adjacent banks, and a column address decoding pass and a column access control path are separated to enable addressing of two banks with one column decoder.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

첨부된 도면 도 4는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 블럭 구성을 도시한 것으로, 이하 이를 참조하여 설명한다.4 is a block diagram illustrating a semiconductor memory device in accordance with an embodiment of the present invention.

본 실시예에 따른 반도체 메모리 소자(40)는 종래 뱅크마다 배치되어 있던 Y-디코더(43)를 뱅크(42, 44) 사이에 하나만 배치하고, 뱅크 정보를 가지고 있는 뱅크선택 펄스 bs_pulse<0:1>가 각각의 뱅크(42, 44)에 대해 글로벌(Global)하게 지나면서 선택된 뱅크 쪽으로만 디코딩된 어드레스가 전달되도록 한다.In the semiconductor memory device 40 according to the present embodiment, only one Y-decoder 43, which is conventionally arranged for each bank, is disposed between the banks 42 and 44, and a bank selection pulse bs_pulse <0: 1 having bank information. > Passes globally for each bank 42, 44 so that the decoded address is delivered only to the selected bank.

Y-디코더(43)는 종래(도 3 참조)와 같이 프리디코더 PD<01>과 프리디코더 PD<23>을 거쳐서 메인디코딩하는 방식을 사용하지만, Y-디코더(43) 자체에서 뱅크 선택 펄스 bs_pulse<0:1>를 사용하지 않으므로 종래의 메인디코더의 3-입력 낸드 게이트(3-Input NAND Gate)를 2-입력 낸드 게이트로 바꿔야 한다.The Y-decoder 43 uses the main decoding method through the predecoder PD <01> and the predecoder PD <23> as in the prior art (see FIG. 3), but the bank select pulse bs_pulse in the Y-decoder 43 itself. Since <0: 1> is not used, the 3-input NAND gate of the conventional main decoder should be replaced with a 2-input NAND gate.

Y-디코더(43)에 전달되는 어드레스 신호 ay<0:3>과 ayb<0:3>는 프리디코딩 및 메인디코딩을 거쳐 16개의 컬럼 어드레스 정보 cy<0:15>를 만든다. 이 컬럼 어드레스는 아직 뱅크에 대한 정보를 가지고 있지 않은 레벨 신호이다.The address signals ay <0: 3> and ayb <0: 3> transmitted to the Y-decoder 43 make 16 column address information cy <0:15> through pre-decoding and main decoding. This column address is a level signal that does not yet have information about the bank.

각각의 컬럼 디코더 출력 드라이버(Column Decoder Output Driver, CDOD 0∼15)에서는 디코딩된 컬럼 어드레스 정보 cy<0:15>와 뱅크선택 펄스 bs_pulse<0:1>를 받아서 선택된 뱅크로 16개의 컬럼 어드레스 중의 하나의 컬럼 어드레스를 인에이블 시키게 된다.Each Column Decoder Output Driver (CDOD 0 to 15) receives decoded column address information cy <0:15> and bank selection pulse bs_pulse <0: 1> and selects one of 16 column addresses in the selected bank. Enable column address of.

첨부된 도면 도 5는 상기 도 4의 컬럼 디코더 출력 드라이버의 회로를 도시한 것으로, 컬럼 디코더 출력 드라이버(52, 54)는 컬럼 어드레스 정보 cy<0:15>와 뱅크선택 펄스 bs_pulse<0:1>를 입력으로 하는 낸드 게이트와 낸드 게이트의 출력을 반전시키는 인버터를 통해 해당 뱅크 내부의 컬럼 어드레스 b0y<0:15>, b1y<0:15>를 출력한다.5 is a diagram illustrating a circuit of the column decoder output driver of FIG. 4. The column decoder output drivers 52 and 54 may include column address information cy <0:15> and a bank selection pulse bs_pulse <0: 1>. A column address b0y <0:15> and b1y <0:15> in the corresponding bank are output through a NAND gate having an input and an inverter inverting the output of the NAND gate.

예컨대, 제1 뱅크 쪽이 활성화 된 경우, 즉 뱅크선택 펄스 bs_pulse<0>가 인에이블된 경우, 컬럼 어드레스 정보가 cy<0>이면 컬럼 어드레스 b0y<0>의 출력이 하이 펄스를 나타내서 컬럼 어드레스를 인에이블시킨다. 이때, 제2 뱅크 쪽의 컬럼 디코더 출력 드라이버(54)에는 뱅크선택 펄스 bs_pulse<1>가 로우 레벨을 유지하므로 컬럼 어드레스 정보 cy<0>를 차단하게 된다.For example, when the first bank side is activated, that is, when the bank selection pulse bs_pulse <0> is enabled, and the column address information is cy <0>, the output of the column address b0y <0> indicates a high pulse to indicate the column address. Enable. At this time, the column decoder output driver 54 at the second bank side blocks the column address information cy <0> because the bank selection pulse bs_pulse <1> maintains a low level.

첨부된 도면 도 6은 본 발명에 따른 반도체 메모리 소자의 타이밍을 예시한 것으로, 리드 또는 라이트 명령(R/W)이 들어온 경우, 클럭(CL)의 라이징 에지(Rising Edge)에서 유효 어드레스(Valid Address)를 받아들이고, 카스 펄스(casp)에 동기된 뱅크선택 펄스 bs_pulse<0>가 인가된다. 입력된 어드레스는 디코더를 거쳐서 16개의 컬럼 어드레스를 만든다. 컬럼 디코더 출력 드라이버(CDOD 0∼15)에서는 컬럼 어드레스 정보 cy<0>와 뱅크선택 펄스 bs_pulse<0>를 받아 컬럼 어드레스 b0y<0>가 선택되면 제1 뱅크의 16개의 컬럼 어드레스 중에서 첫 번째의 어드레스가 인에이블된다.6 is a diagram illustrating a timing of a semiconductor memory device according to an exemplary embodiment of the present invention. When a read or write command R / W is input, a valid address at a rising edge of a clock CL is valid. ), And a bank selection pulse bs_pulse <0> synchronized with the cas pulse casp is applied. The input address makes 16 column addresses through the decoder. The column decoder output driver CDOD 0 to 15 receives the column address information cy <0> and the bank selection pulse bs_pulse <0>, and when the column address b0y <0> is selected, the first address among the 16 column addresses of the first bank. Is enabled.

종래의 2-뱅크 반도체 메모리에서는 8개의 메인디코더를 사용하는 반면, 본 발명을 적용하게 되면 4개의 메인디코더를 사용하면 되므로 그 만큼의 레이아웃 면적을 확보할 수 있다. 또한 회로의 단순화를 통해 컬럼 액세스 속도를 빠르게 가져갈 수 있다.In the conventional two-bank semiconductor memory, eight main decoders are used. However, if the present invention is applied, four main decoders may be used, thereby securing the layout area. Simplifying the circuit also allows for faster column access.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

예컨대, 전술한 실시예에서는 2-뱅크 반도체 메모리를 일례로 들어 설명하였으나, 본 발명은 뱅크의 수에 제한 받지 않고 4-뱅크, 8-뱅크 반도체 메모리에도 적용할 수 있다.For example, in the above-described embodiment, the two-bank semiconductor memory has been described as an example, but the present invention can be applied to four-bank and eight-bank semiconductor memories without being limited to the number of banks.

또한, 전술한 실시예에서는 뱅크 내에 16개의 컬럼 어드레스를 가지는 경우 를 일례로 들어 설명하였으나, 본 발명은 컬럼 어드레스의 수에 제한 받지 않고 적용할 수 있다.In the above-described embodiment, the case of having 16 column addresses in a bank has been described as an example. However, the present invention can be applied without being limited to the number of column addresses.

본 발명은 종래의 뱅크마다 따로 제공되는 Y-디코더를 2개의 뱅크씩 공유할 수 있는 스킴(scheme)을 제공하여 Y-디코더의 수를 절반으로 줄이는 효과가 있으며, 이로 인하여 회로를 단순화하고 레이아웃 면적을 감소시키는 효과가 있다. 이러한 레이아웃 면적의 감소는 넷 다이(net die)의 증가를 통한 원가절감에 기여하게 되며, 회로의 단순화는 컬럼 액세스 속도를 향상시키게 된다.
The present invention provides a scheme for sharing two banks of Y-decoders provided separately for conventional banks, thereby reducing the number of Y-decoders in half, thereby simplifying the circuit and providing layout area. Has the effect of reducing This reduction in layout area contributes to cost savings through the increase of net dies, and the simplification of the circuit increases the column access speed.

Claims

delete

A common column decoder disposed between two adjacent banks,

Means for selectively supplying a column address information signal outputted from the common column decoder under control of a bank selection signal to one of the two banks,

And a line for supplying the bank selection signal is arranged in the array of the column address decoder globally for each bank.

The method of claim 2,

Means for selectively supplying the column address information signal,

And a column decoder output driver provided as many as the number of column addresses in each bank.

The method of claim 3,

The column decoder output driver,

A NAND gate inputting the column address information signal and the bank selection signal;

And an inverter for inverting the output of the NAND gate.