KR970022665A - 마이크로 프로세서 리세트시 동기신호 차단회로 - Google Patents

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Abstract

본 발명은, 게이트레벨로 구성된 버퍼부를 통해 리세트회로로부터 출력되는 리세트신호가 마이크로 프로세서로 입력되는 동안 수평동기 신호와 수직동기신호가 차단됨으로써 동기신호의 레벨이 안정화되도록 된 마이크로 프로세서 리세트시 동기신호 차단회로에 관한 것으로, 리세트회로(14)와, 마이크로 프로세서(16), 상기 리세트회로(14)로부터 리세트신호가 입력되는 지연회로(10) 및, 상기 리세트회로(14)로부터 리세트신호가 상기 지연회로(10)를 통해 입력되는 동안 저항(R1, R2)을 매개로 수평동기신호(H.sync)와 수직동기신호(V.sync)가 입력됨으로써 지연된 수평동기신호(H.sync)와 수직동기신호(V.sync)를 상기 마이크로 프로세서(16)의 수평동기신호 입력단자(Hsync)와 수직동기신호 입력단자(Vsync)로 출력하는 게이트부(12)로 구성된 것을 특징으로 한다.

Description

마이크로 프로세서 리세트시 동기신호 차단회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래 동기신호가 마이크로 프로세서로 입력되는 회로의 블록도.
제2도는 제1도에 나타낸 버퍼부의 회로도.
제3도는 본 발명에 따른 마이크로 프로세서 미세트시 동기신호 차단회로의 회로도이다.

Claims (3)

  1. 리세트회로(14)와, 마이크로 프로세서(16), 상기 리세트회로(14)로부터 리세트신호가 입력되는 지연회로(10) 및, 상기 리세트회로(14)로부터 리세트신호가 상기 지연회로(10)를 통해 입력되는 동안 저항(R1, R2)을 매개로 수평동기신호(H.sync)와 수직동기신호(V.sync)가 입력됨으로써 지연된 수평동기신호(H.sync)와 수직동기신호(V.sync)르르 상기 마이크로 프로세서(16)의 수평동기신호 입력단자(Hsync)와 수직동기신호 입력단자(Vsync)로 출력하는 케이트부(12)로 구성된 것을 특징으로 하는 마이크로 프로세서 리세트시 동기신호 차단회로.
  2. 제1항에 있어서, 상기 케이트부(12)는 2개의 AND케이트로 구성되면서 버퍼의 기능을 수행하는 것을 특징으로 하는 마이크로 프로세서 리세트시 동기신호 차단회로.
  3. 제1항에 있어서, 상기 지연회로(10)는 저항(R3)과 캐패시터(C)로 구성되는 것을 특징으로 하는 마이크로 프로세서 리세트시 동기신호 차단회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950038935A 1995-10-31 1995-10-31 마이크로 프로세서 리세트시 동기신호 차단회로 KR0164158B1 (ko)

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