Claims (9)
부호비트를 포함하는 소정의 디지탈 신호와 피드백된 양자화 신호의 최대유효비트가 입력되어, 입력된 디지탈 신호에서 상기 최대유효비트의 값이 감산되며, 상기 감산이 비트라인의 매핑에 의해 수행되도록 하는 제1 합산부와; 상기 제1합산부의 출력신호를 한 단계 전의 신호와 합산하여 상기 제1합산부의 출력신호에 대한 적분 동작이 수행되도록 하는 제1적분부와; 상기 제1적분부의 출력신호에서 피드백된 양자화 신호의 최대유효비트의 값이 감산되며, 상기 감산이 비트라인의 매핑에 의해 수행되도록 하는 제2합산부와; 상기 제2합산부의 출력신호를 한 단계 전의 신호와 합산하여 상기 제2합산부의 출력신호에 대한 적분동작이 수행되도록 하는 제2적분부와; 상기 제2적분부의 부호비트를 취하여 제2적분부의 출력신호를 양자화시키는 양자화기와; 상기 양자화기의 출력중 최대유효비트를 반전시켜 상기 제1합산부 및 제2합산부에 피드백으로 제공하도록 연결된 반전수단을 포함하여 이루어지는 것을 특징으로 하는 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로.A predetermined digital signal including a sign bit and a maximum valid bit of a feedback quantized signal are input so that the value of the maximum valid bit is subtracted from the input digital signal, and the subtraction is performed by mapping of the bit lines. 1 addition unit; A first integrating unit configured to add an output signal of the first adding unit with a signal before one step to perform an integration operation on the output signal of the first adding unit; A second adder which subtracts the value of the maximum significant bit of the quantized signal fed back from the output signal of the first integrator, and performs the subtraction by mapping of the bit lines; A second integrating unit configured to add an output signal of the second adding unit with a signal before one step to perform an integration operation on the output signal of the second adding unit; A quantizer for taking the code bits of the second integrator and quantizing the output signal of the second integrator; A digital sigma-delta method using a digital sigma-delta technique, comprising: inverting means connected to invert the maximum significant bit of the output of the quantizer and provide the feedback to the first and second adders. .
제1항에 있어서, 상기한 제1합산부 및 제2합산부 각각은 입력신호의 데이타 비트를 받아들여 일시 저정하는 제1버퍼와; 입력신호의 부호 비트를 반전시키는 반전기와; 상기 양자화기의 피드백된 최소유효비트의 값을 받아들여 일시 저장하는 제2버퍼를 포함하는 것을 특징으로 하는 1차 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로.2. The apparatus of claim 1, wherein each of the first and second adders comprises: a first buffer which temporarily stores data bits of an input signal; An inverter for inverting the sign bit of the input signal; And a second buffer for receiving and temporarily storing a value of the feedback least significant bit of the quantizer. 1. The digital / analog conversion circuit of claim 1, further comprising a second buffer.
제2항에 잇어서, 상기한 제2버퍼는 적어도 둘 이상인 것을 특징으로 하는 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로.3. The digital / analog conversion circuit of claim 2, wherein the second buffer is at least two.
제1항 또는 제2항에 있어서, 상기한 양자화기의 후단에 연결되어, 양자화기의 출력신호를 필터링하여 아날로그로 변환된 신호를 생성하는 저역여파기를 포함하는 것을 특징으로 하는 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로.The digital sigma-delta technique of claim 1 or 2, further comprising a low pass filter connected to a rear end of the quantizer to filter an output signal of the quantizer to generate an analog converted signal. Digital / analog conversion circuit using
제1항 또는 제2항에 있어서, 상기한 제1적분부와 제2합산부 사이 또는 제2적분부와 양자화기 사이에, 차례로 연결된 합산부와 적분부를 쌍으로 하며 적어도 하나 이상의 합산부와 적분부 쌍을 부가함으로써 차수가 조절되도록 하는 것을 특징으로 하는 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로.3. The at least one summation unit and the integrating unit according to claim 1 or 2, wherein a summation unit and an integrating unit, which are sequentially connected between the first integrating unit and the second integrating unit, or between the second integrating unit and the quantizer, are paired. A digital / analog conversion circuit using a digital sigma-delta technique, characterized in that the order is controlled by adding sub-pairs.
부호비트를 포함하는 소정의 디지탈 신호와 피드백된 양자화 신호의 최대유효비트가 입력되어, 입력된 디지탈 신호에서 상기 최대유효비트의 값이 감산되며, 상기 감산이 비트라인의 매핑에 의해 수행되도록 하는 제1 합산부와; 상기 제1합산부의 출력신호를 한 단계 전의 신호와 합산하여 상기 제1합산부의 출력신호에 대한 적분 동작이 수행되도록 하는 제1적분부와; 상기 제1적분부의 부호비트를 취하여 제1적분부의 출력신호를 양자화시키는 양자화기와; 상기 양자화기의 출력 중 최대유효비트를 반전시켜 상기 제1합산부에 피드백으로 제공하도록 연결된 반전수단을 포함하여 이루어지는 것을 특징으로 하는 1차 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로.A predetermined digital signal including a sign bit and a maximum valid bit of a feedback quantized signal are input so that the value of the maximum valid bit is subtracted from the input digital signal, and the subtraction is performed by mapping of the bit lines. 1 addition unit; A first integrating unit configured to add an output signal of the first adding unit with a signal before one step to perform an integration operation on the output signal of the first adding unit; A quantizer for taking the code bits of the first integrator and quantizing the output signal of the first integrator; And an inverting means connected to invert the maximum significant bit of the output of the quantizer and to provide the feedback to the first summation unit.
제6항에 잇어서, 상기한 제1합산부는 입력신호의 데이타 비트를 받아들여 일시 저장하는 제1버퍼와; 입력신호의 부호 비트를 반전시키는 반전기와; 상기 양자화기의 피드백된 최소유효비트의 값을 받아들여 일시 저장하는 제2버퍼를 포함하는 것을 특징으로 하는 1차 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로.7. The apparatus of claim 6, wherein the first adder comprises: a first buffer which receives and temporarily stores data bits of an input signal; An inverter for inverting the sign bit of the input signal; And a second buffer for receiving and temporarily storing a value of the feedback least significant bit of the quantizer. 1. The digital / analog conversion circuit of claim 1, further comprising a second buffer.
제7항에 있어서, 상기한 제2버퍼는 적어도 둘 이상인 것을 특징으로 하는 1차 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로.8. The digital / analog conversion circuit of claim 7, wherein the second buffer is at least two or more.
제6항 또는 제7항에 있어서, 상기한 양자화기의 후단에 연결되어, 양자화기의 출력신호를 필터링하여 아날로그로 변환된 신호를 생성하는 저역여파기를 부가하여 포함하는 것을 특징으로 하는 1차 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로.8. The digital receiver as claimed in claim 6 or 7, further comprising a low pass filter connected to a rear end of the quantizer and filtering an output signal of the quantizer to generate an analog converted signal. Digital / Analog Conversion Circuit Using Sigma-Delta Method.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.