KR970017600A - Semiconductor memory device with memory array banks with different speeds - Google Patents

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KR970017600A
KR970017600A KR1019950031525A KR19950031525A KR970017600A KR 970017600 A KR970017600 A KR 970017600A KR 1019950031525 A KR1019950031525 A KR 1019950031525A KR 19950031525 A KR19950031525 A KR 19950031525A KR 970017600 A KR970017600 A KR 970017600A
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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야1. TECHNICAL FIELD OF THE INVENTION

반도체 메모리 장치의 메모리 쎌 어레이 뱅크에 관한 것이다.A memory bank array bank of a semiconductor memory device.

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

본 발명은 메모리를 뱅크별로 나누어 각 뱅크가 서로 다른 속도를 갖도록 하여 고속을 요하는 응용분야에는 고속의 메모리 뱅크로 저속을 요하는 응용분야에는 저속의 메모리 뱅크가 억세스되도록 하여 메모리의 효율적인 관리와 물리적 사이즈의 감축을 가져오는 메모리 어레이 뱅크를 제공한다.The present invention divides memory into banks so that each bank has a different speed so that high speed memory banks are accessed for high speed applications and low speed memory banks are accessed for low speed applications. A memory array bank is provided that results in a reduction in size.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

본 발명은 두개 이상의 메모리 쎌 어레이 블럭과, 상기 메모리 쎌 어레이 블럭들과 서브워드라인드라이버로 구성되어 서로 다른 어드레스에 의해 선택되는 메모리 쎌 어레이 뱅크들을 구비한 반도체 메모리 장치에 있어서, 상기 어드레스중 열을 지정하는 어드레스에 응답하여 상기 메모지 쎌 어레이 블럭들에 어드레스를 공급하는 컫럼디코더와, 상기 어드레스중 행을 지정하는 어드레스에 응답하여 상기 메모리 쎌 어레이 블럭들에 어드레스를 공급하는 로우디코더와, 입력된 상기 어드레스에 응답하여 메모리 쎌 어레이 블럭에 해당하는 갯수로 2의 블럭갯수제곱한만큼의 메모리 쎌 어레이 블럭중 하나의 상기 메모리 쎌 어레이 블럭을 지정한 블럭디코더와, 두개의 상기 서브워드라인드라이버사이에 위치하는 적어도 하나 이상의 상기 메모리 쎌 어레이 블럭을 제공함에 있다.The present invention relates to a semiconductor memory device including two or more memory array array blocks, and a memory array array bank including the memory array array blocks and a subword line driver selected by different addresses. A row decoder for supplying an address to the memo array array blocks in response to a specified address; a row decoder for supplying an address to the memory array array blocks in response to an address specifying a row among the addresses; At least between a block decoder designating the memory array array of one of the memory array arrays and the number of blocks corresponding to a memory array array block corresponding to the memory array array block and at least two subword line drivers. One or more of the above memory To provide a ray block.

4. 발명의 중요한 용도4. Important uses of the invention

반도체 메모리 장치에 적합하게 사용된다.It is suitably used for semiconductor memory devices.

Description

상이한 속도를 가진 메모리 어레이 뱅크를 구비한 반도체 메모리 장치Semiconductor memory device with memory array banks with different speeds

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제2도는 본 발명에 따른 메모리 어레이 뱅크 구조의 블럭도,2 is a block diagram of a memory array bank structure according to the present invention;

제3도는 본 발명에 따른 뱅크사이즈가 다른 메모리 어레이 뱅크 구조의 블럭도,3 is a block diagram of a memory array bank structure having different bank sizes according to the present invention;

제4도는 본 발명에 따른 입출력속도가 다른 메모리 어레이 뱅크의 구조의 블럭도.4 is a block diagram of a structure of a memory array bank having different input / output speeds according to the present invention.

Claims (20)

두개 이상의 메모리 쎌 어레이 블럭과, 상기 메모리 쎌 어레이 블럭들과 서브워드라인드라이버로 구성되어 서로 다른 어드레스에 의해 선택되는 메모리 쎌 어레이 뱅크들을 구비한 반도체 메모리 장치에 있어서, 상기 어드레스중 열을 지정하는 어드레스에 응답하여 상기 메모리 쎌 어레이 블럭들에 어드레스를 공급하는 컬럼디코더와, 상기 어드레스중 행을 지정하는 어드레스에 응답하여 상기 메모리 쎌 어레이 블럭들에 어드레스를 공급하는 로우디코더와, 입력된 상기 어드레스에 응답하여 메모리 쎌 어레이 블럭에 해당하는 갯수로 2의 블럭갯수제곱한만큼의 메모리 긴 어레이 블럭중 하나의 상기 메모리 쎌 어레이 블럭을 지정한 블럭디코더와, 두개의 상기 서브워드라인드라이버사이에 위치하는 적어도 하나 이상의 상기 메모리 쎌 어레이 블럭을 구비하는 반도체 메모리 장치.A semiconductor memory device comprising at least two memory array array blocks, and a memory array array bank consisting of the memory array array blocks and a subword line driver selected by different addresses, the address specifying a column of the addresses. A column decoder for supplying an address to the memory array array blocks, a row decoder for supplying an address to the memory array array blocks in response to an address specifying a row among the addresses, and a response to the input address. At least one of said block decoder designating one of said memory array array blocks of said memory array array and said at least one of said subword line drivers. Memory and Array Blocks A semiconductor memory device comprising. 제1항에 있어서, 상기 메모리 쎌 어레이 뱅크들이 두개의 상기 서브라인드라이버사이에 상기 메모리 쎌 어레이 블럭이 하나가 위치함으로써 고속으로 정보를 입출력할 수 있음을 특징으로 하는 반도체 메모리 장치.2. The semiconductor memory device according to claim 1, wherein the memory array array banks can input and output information at high speed by having one memory array array block positioned between two subline drivers. 제1항에 있어서, 상기 메모리 쎌 어레이 뱅크들이 두개의 상기 서브라인드라이버사이에 상기 메모리 쎌 어레이 블럭이 두개가 위치함으로써 중속으로 정보를 입출력할 수 있음을 특징으로 하는 반도체 메모리 장치.2. The semiconductor memory device according to claim 1, wherein the memory array array banks can input and output information at medium speed by placing two memory array array blocks between two subline drivers. 제1항에 있어서, 상기 메모리 쎌 어레이 뱅크들이 두개의 상기 서브라인드라이버사이에 상기 메모리 쎌 어레이 블럭이 적어도 네개 이상이 위치함으로써 저속으로 정보를 입출력할 수 있음을 특징으로 하는 반도체 메 모리 장치.The semiconductor memory device of claim 1, wherein the memory array array banks are configured to input and output information at a low speed by placing at least four memory array array blocks between two subline drivers. 제1항에 있어서, 두개 이상의 상기 메모리 쎌 어레이 블럭들이 서로 동작전압이 다름을 특징으로 하는 반도체 메모리 장치.2. The semiconductor memory device of claim 1, wherein two or more of the memory array array blocks have different operating voltages. 제1항에 있어서, 상기 메모리 쎌 어레이 뱅크들이 서로 사이즈가 다름을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein the memory array array banks have different sizes. 행을 지정하는 어드레스에 응답하여 해독된 신호를 공급하는 독립된 로우디코더와 데이타라인을 구비한 두개 이상의 메모리 쎌 어레이 블럭과, 상기 메모리 쎌 어레이 블럭들과 서브워드라인드라이버로 구성되어 서로 다른 어드레스에 의해 선택되는 메모리 쎌 어레이 뱅크들을 구비한 반도체 메모리 장치에 있어서, 상기 어드레스 중 열을 지정하는 어드레스에 응답하여 상기 메모리 쎌 어레이 블럭들에 어드레스를 공급하는 컬럼디코더와, 입력된 상기 어드레스에 응답하여 메모리 쎌 어레이 블럭에 해당하는 갯수로 2의 블럭갯수제곱한 만큼의 메모리 쎌 어레이 블럭중 하나의 상기 메모리 쎌 어레이 블럭을 지정하는 블럭디코더와, 두개의 상기 서브워드라인드라이버사이에 위치하는 적어도 하나 이상의 상기 메모리 쎌 어레이 블럭을 구비하는 반도체 메모리 장치.At least two memory array arrays having independent low decoders and data lines for supplying a decoded signal in response to an address specifying a row, and the memory array array blocks and a subword line driver, each having a different address. A semiconductor memory device having selected memory array array banks, comprising: a column decoder for supplying an address to the memory array array blocks in response to an address specifying a column among the addresses, and a memory array in response to the input address; A memory corresponding to the number of array blocks, the number of squares of 2, the memory of one of the array blocks; 반 half with array block Body memory device. 제7항에 있어서, 상기 메모리 쎌 어레이 블럭들이 각각의 상기 로우디코더에서 출력된 신호선 또는 상기 데이타라인의 레이아웃상의 길이가 각각마다 서로 다름을 특징으로 하는 반도체 메모리 장치.8. The semiconductor memory device according to claim 7, wherein the memory array array blocks have different lengths on the layout of the signal line or the data line output from each of the row decoders. 제7항에 있어서, 상기 메모리 쎌 어레이 뱅크들이 두개의 상기 서브라인드라이버사이에 상기 메모리 쎌 어레이 블럭이 하나가 위치함으로써 고속으로 정보를 입출력할 수 있음을 특징으로 하는 반도체 메모리 장치.8. The semiconductor memory device according to claim 7, wherein the memory array array banks can input and output information at high speed by having one memory array array block positioned between two subline drivers. 제7항에 있어서, 상기 메모리 쎌 어레이 뱅크들이 두개의 상기 서브라인드라이버사이에 상기 메모리 쎌 어레이 블럭이 두개가 위치함으로써 중속으로 정보를 입출력할 수 있음을 특징으로 하는 반도체 메모리 장치.8. The semiconductor memory device of claim 7, wherein the memory array array banks are configured to input and output information at medium speed by placing two memory array array blocks between two subline drivers. 제7항에 있어서, 상기 메모리 쎌 어레이 뱅크들이 두개의 상기 서브라인드라이버사이에 상기 메모리 쎌 어레이 블럭이 적어도 네개 이상이 위치함으로써 저속으로 정보를 입출력할 수 있음을 특징으로 하는 반도체 메모리 장치.8. The semiconductor memory device of claim 7, wherein at least four memory array array blocks are located between two sub-line drivers so that information may be input and output at a low speed. 제7항에 있어서, 두개 이상의 상기 메모리 쎌 어레이 블럭들이 서로 동작전압이 다름을 특징으로 하는 반도체 메모리 장치.8. The semiconductor memory device of claim 7, wherein two or more of the memory array array blocks have different operating voltages. 제7항에 있어서, 상기 메모리 쎌 어레이 뱅크들이 서로 사이즈가 다름을 특징으로 하는 반도체 메모리 장치.8. The semiconductor memory device of claim 7, wherein the memory array array banks have different sizes. 열을 지정하는 어드레스에 응답하여 해독된 신호를 공급하는 독립된 컬럼디코더와 데이타라인을 구비한 두개 이상의 메모리 쎌 어레이 블럭과, 상기 메모리 쎌 어레이 블럭들과 서브워드라인드라이버로 구성되어 서로 다른 어드레스에 의해 선택되는 메모리 쎌 어레이 뱅크들을 구비한 반도체 메모리 장치에 있어서, 상기 어드레스 중 행을 지정하는 어드레스에 응답하여 상기 메모리 쎌 어레이 블럭들에 어드레스를 공급하는 로우디코더와, 입력된 상기 어드레스에 응답하여 메모리 쎌 어레이 블럭에 해당하는 갯수로 2의 블럭갯수제곱한만큼의 메모리 쎌 어레이 블럭중 하나의 상기 메모리 쎌 어레이 블럭을 지정하는 블럭디코더와, 두개의 상기 서브워드라인드라이버사이에 위치하는 적어도 하나 이상의 상기 메모리 쎌 어레이 블럭을 구비하는 반도체 메모리 장치.At least two memory array arrays having independent column decoders and data lines for supplying a decoded signal in response to an address specifying a column, and the memory array array blocks and a subword line driver. A semiconductor memory device having selected memory array array banks, comprising: a row decoder for supplying an address to the memory array array blocks in response to an address specifying a row among the addresses, and a memory array in response to the input address; A memory corresponding to the number of array blocks equal to a block number of two; and the memory of one of the array blocks; a block decoder designating an array block; and at least one or more memory chips located between the two subword line drivers. Half with array block Body memory device. 제14항에 있어서, 상기 메모리 쎌 어레이 블럭들이 각각의 상기 로우디코더에서 출력된 신호선 또는 상기 데이타라인의 레이아웃상의 길이가 각각마다 서로 다름을 특징으로 하는 반도체 메모리 장치.15. The semiconductor memory device according to claim 14, wherein the memory array array blocks have different lengths on the layout of the signal line or the data line output from each of the row decoders. 제14항에 있어서, 상기 메모리 쎌 어레이 뱅크들이 두개의 상기 서브라인드라이버사이에 상기 메모리 쎌 어레이 블럭이 하나가 위치함으로써 고속으로 정보를 입출력할 수 있음을 특징으로 하는 반도체 메모리 장치.15. The semiconductor memory device according to claim 14, wherein the memory array array banks can input and output information at high speed by having one memory array array block positioned between two subline drivers. 제14항에 있어서 상기 메모리 쎌 어레이 뱅크들이 두개의 상기 서브라인드라이버사이에 상기 메모리 쎌 어레이 블럭이 두개가 위치함으로써 중속으로 정보를 입출력할 수 있음을 특징으로 하는 반도체 메모리 장치.15. The semiconductor memory device according to claim 14, wherein the memory array array banks can input and output information at medium speed by placing two memory array array blocks between two subline drivers. 제14항에 있어서, 상기 메모리 쎌 어레이 뱅크들이 두개의 상기 서브라인드라이버사이에 상기 메모리 쎌 어레이 블럭이 적어도 네개 이상이 위치함으로써 저속으로 정보를 입출력할 수 있음을 특징으로 하는 반도체 메모리 장치.15. The semiconductor memory device according to claim 14, wherein the memory array array banks can input and output information at a low speed by placing at least four memory array array blocks between two subline drivers. 제14항에 있어서, 두개 이상의 상기 메모리 쎌 어레이 블럭들이 서로 동작전압이 다름을 특징으로 하는 반도체 메모리 장치.15. The semiconductor memory device of claim 14, wherein at least two of the memory array array blocks have different operating voltages. 제14항에 있어서, 상기 메모리 쎌 어레이 뱅크들이 서로 사이즈가 다름을 특징으로 하는 반도체 메모리 장치.15. The semiconductor memory device of claim 14, wherein the memory array array banks have different sizes. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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Cited By (3)

* Cited by examiner, † Cited by third party
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KR100332469B1 (en) * 1998-05-29 2002-07-18 박종섭 Low power memory device by controlling the bank operation
KR100361862B1 (en) * 1998-12-30 2003-02-20 주식회사 하이닉스반도체 Semiconductor memory device and sensing current reduction method
KR100480558B1 (en) * 1997-07-24 2005-06-13 삼성전자주식회사 Internal voltage generating circuit and semiconductor memory device

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KR100332469B1 (en) * 1998-05-29 2002-07-18 박종섭 Low power memory device by controlling the bank operation
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