KR970016927A - Input Force Device of Arithmetic Logic Unit - Google Patents

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KR970016927A
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이영준
신영민
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김광호
삼성전자 주식회사
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G06F7/575—Basic arithmetic logic units, i.e. devices selectable to perform either addition, subtraction or one of several logical operations, using, at least partially, the same circuitry

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Abstract

이 발명은 산술 논리 연산장치의 입력 강제 회로에 관한 것으로, 프로그램으로부터 제어신호를 입력받아 그에따라 적절한 제어신호를 출력하기 위한 마이크로 코드 롬과; 상기 마이크로 코드 롬의 제어신호를 입력받아, 입력받은 데이타를 이용하기에 편리한 형태로 변환하기 위한 데이타 변환부와; 상기 마이크로 코드 롬의 제어신호에 따라 상기 데이타 변환부로부터 입력되는 데이타를 처리하기 위한 산술 논리 연산장치의 입력 강제 회로와; 상기 마이크로 코드 롬의 제어신호를 입력받아, 상기 산술 논리 연산장치의 입력 강제 회로의 출력 데이타와 상기 데이타 변환부의 출력 데이타를 연산하기 위한 산술 논리 연산장치를 포함하여 구성되어 실제 제어하려는 대상에 적합한 지원만을 해줌으로써 간단하면서 작은 면적을 차지하는 것을 특징으로 하는 산술 논리 연산장치의 입력 강제 장치에 관한 것이다.The present invention relates to an input forced circuit of an arithmetic logic operation device, comprising: a micro code ROM for receiving a control signal from a program and outputting an appropriate control signal accordingly; A data conversion unit for receiving the control signal of the micro code ROM and converting the received data into a form convenient for use; An input forced circuit of an arithmetic logic operation unit for processing data inputted from the data conversion unit in accordance with the control signal of the microcode ROM; An arithmetic logic operation unit configured to receive a control signal of the microcode ROM, and calculate an output data of an input forced circuit of the arithmetic logic operation unit and an output data of the data conversion unit; The present invention relates to an input compulsory device for an arithmetic logic unit characterized by simple and small area.

Description

산술 논리 연산장치의 입력 강제 장치Input Force Device of Arithmetic Logic Unit

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제1도는 이 발명의 실시예에 따른 산술 논리 연산장치의 입력 강제 장치의 블럭 구성도.1 is a block diagram of an input forcing device of an arithmetic logic operation device according to an embodiment of the present invention.

제2도는 이 발명의 실시예에 따른 산술 논리 연산장치의 상세 회로도.2 is a detailed circuit diagram of an arithmetic logic operation apparatus according to an embodiment of the present invention.

Claims (4)

프로그램으로부터 제어신호를 입력받아 그에따라 적절한 제어신호를 출력하기 위한 마이크로 로드 롬과; 상기 마이크로 코드 롬의 제어신호를 입력받아, 입력받은 데이타를 이용하기에 편리한 형태로 변환하기 위한 데이타 변환부와; 상기 마이크로 코드 롬의 제어신호에 따라 상기 데이타 변환부로부터 입력되는 데이타를 처리하기 위한 산술 논리 연산장치의 입력 강제 회로와; 상기 마이크로 코드 롬의 제어신호를 입력받아, 상기 산술 논리 연산장치의 입력 강제 회로의 출력 데이타와 상기 데이타 변환부의 출력 데이타를 연산하기 위한 산술 논리 연산장치를 포함하여 구성되어 짐을 특징으로 하는 산술 논리 연산장치의 입력 강제 장치.A micro load ROM for receiving a control signal from a program and outputting an appropriate control signal accordingly; A data conversion unit for receiving the control signal of the micro code ROM and converting the received data into a form convenient for use; An input forced circuit of an arithmetic logic operation unit for processing data inputted from the data conversion unit in accordance with the control signal of the microcode ROM; And an arithmetic logic operation unit configured to receive a control signal of the microcode ROM, and to calculate an output data of an input forced circuit of the arithmetic logic operation unit and output data of the data conversion unit. Input force device on the device. 제1항에 있어서, 상기한 데이타 변환부는 모든 입력데이타를 16비트로 변환하여 출력하는 것을 특징으로 하는 산술 논리 연산장치의 입력 강제 장치.The apparatus of claim 1, wherein the data converter converts all input data into 16 bits and outputs the converted data. 제1항에 있어서, 상기 산술 논리 연산장치의 입력 강제 회로는 디코더를 이용하여 여러기능을 선택적으로 간단하게 구현하며, 다른 기능을 추가할 수도 있는 것을 특징으로 하는 산술 논리 연산장치의 입력 강제 장치.2. The input coercion apparatus of claim 1, wherein the input coercion circuit of the arithmetic logic operation unit selectively implements various functions simply by using a decoder, and may add other functions. 제1항에 있어서, 상기한 산술 논리 연산장치의 입력 강제 회로는, 마이크로 코드 롬(2)의 제어신호 및 여러신호를 입력받아, 그에 따라 알맞은 기능을 수행할 수 있도록 제어신호를 출력하기 위한 입력부(21)와; 상기 입력부(21)로부터 출력되는 제어신호가 정확히 출력될 수 있도록 하기 위한 신호 전달부(22)와; 상기 신호전달부(22)로부터 출력되는 신호를 익스클루시브 오아 연산 하여 출력하는 출력부(23)로 구성되어 짐을 특징으로 하는 산술 논리 연산장치의 입력 강제 장치.The input forced circuit of the arithmetic logic unit according to claim 1, wherein the input forced circuit of the arithmetic logic operation unit receives a control signal and various signals of the microcode ROM 2 and outputs a control signal to perform a proper function accordingly. 21; A signal transmitter 22 for accurately outputting a control signal output from the input unit 21; And an output unit (23) for outputting an exclusive OR operation on the signal output from the signal transmission unit (22). ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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