KR970013856A - 페이딩 보상 성능이 향상된 결합기 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
디지탈 마이크로파 시스템의 결합기에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
디지탈 마이크로파 시스템의 공간 다이버시티 운용모드에서 페이딩 보상성능을 향상시켜 결합기의 성능을 향상시키고자 한다.
3. 발명의 해결방법의 요지
결합기의 성능을 저해하는 요인인 위상쉬프터(제1도의 6)의 출력크기의 변화가 위상검출기8의 벡터합의 크기의 변화에 의하여 생성되므로, 본 발명에서는 위상검출기8에서 얻어진 두 신호를 적절히 사용하여 두 신호의 벡터합이 일정하도록 하여 위상쉬프터6의 출력신호를 노치깊이와 노치주파수에 관계없이 항상 일정하게 유지시킨다.
4. 발명의 중요한 용도
디지탈 마이크로파 시스템의 결합기
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 공간 다이버시티의 결합기 블럭 구성도,
제4도는 제1도의 정규화회로의 구성도,
제5도는 위상검출기 8의 위상검출신호, A의 벡터도.
Claims (6)
- 디지탈 마이크로파 시스템의 결합기에 있어서, 제1안테나 제2안테나를 통하여 들어오는 신호의 제1, 제2위상차를 검출하여 그에 대응하는 위상검출신호를 출력하는 위상검출수단과, 상기 제1, 제2 위상차에 대응된 위상 검출신호를 소정 정규화 연산을 이용하여 언제나 일정한 값으로 정규화시키는 정규화수단과, 상기 정규화수단에서 정규화된 위상검출신호를 위상분배된 제1위상 및 제2위상과 곱하고 더하여 위상을 쉬프트하는 위상쉬프트수단과, 상기 위상쉬프트수단의 출력과 상기 제2안테나를 통하여 들어오는 신호를 더하여 출력하는 뎃셈수단으로 구성함을 특징으로 하는 페이딩 보상 성능이 향상된 결합기.
- 제1항에 있어서, 상기 정규화수단은, 상기 제1위상차를 제곱하는 제1제곱승기와, 상기 제2위상차를 제곱하는 제2제곱승기와, 상기 제1제곱승기의 출력과 상기 제2제곱승기의 출력을 덧셈하는 덧셈기와, 상기 뎃셈기의 출력을 제곱근하는 제곱근기와, 상기 제1위상차를 상기 제곱근기의 출력으로 나누어 출력하는 제1 나눗셈기와, 상기 제2위상차를 상기 제곱근기의 출력으로 나누어 출력하는 제2 나눗셈기로 이루어짐을 특징으로 하는 페이딩 보상 성능이 향상된 결합기.
- 제1항에 있어서, 상기 정규화수단은, 신호의 노치깊이 30dB이상에서도 상기 위상쉬프트수단의 출력을 일정한 크기로 유지시킴을 특징으로 하는 페이딩 보상 성능이 향상된 결합기.
- 제1항에 있어서, 상기 위상검출수단의 위상검출신호의 위상검출전압범위는 적어도 1볼트에서 10볼트까지 증가됨을 특징으로 하는 페이딩 보상 성능이 향상된 결합기.
- 디지탈 마이크로파 시스템의 결합기에 있어서, 제1중간주파수신호를 0° 및 90° 로 위상분배하여 출력하는 위상분배기와, 상기 0° 위상분배된 신호와 제2중간주파수신호를 곱하여 출력하는 제1곱셈기와, 상기 90° 위상분배된 신호와 제2중간주파수신호를 곱하여 출력하는 제2곱셈기와, 상기 제1곱셈기의 출력을 저역통과필터링하여 제1위상검출신호를 출력하는 제1저역통과 필터와, 상기 제2곱셈기의 출력을 저역통과필터링하여 제2위상검출신호를 출력하는 제2저역통과필터와, 상기 제1위상검출신호 및 제2위상검출신호를 소정 정규화 연산을 이용하여 언제나 일정한 값으로 정규화 시켜 제1정규화 위상검출신호와 제2정규화 위상검출신호를 출력하는 정규화회로와, 상기 제1정규화 위상검출신호와 상기 제1중간주파수신호의 0°위상분배된 신호를 곱하여 출력하는 제3곱셈기와, 상기 제2정규화 위상검출신호와 상기 제1중간주파수신호의 90°위상분배된 신호를 곱하여 출력하는 제4곱셈기와, 상기 제3곱셈기와 상기 제4곱셈기의 출력을 더하여 출력하는 제1뎃셈기와, 상기 제1덧셈기의 출력과 상기 제2중간주파수신호를 더하여 출력하는 제2덧셈기로 구성함을 특징으로 하는 페이딩 보상 성능이 향상된 결합기.
- 제5항에 있어서, 상기 정규화회로는, 상기 제1위상검출신호를 제곱하는 제1제곱승기와, 상기 제2위상검출신호를 제곱하는 제2제곱승기와, 상기 제1제곱승기의 출력과 상기 제2제곱승기의 출력을 덧셈하는 뎃셈기와, 상기 덧셈기의 출력을 제곱근하는 제곱근기와, 상기 제1위상차를 상기 제곱근기의 출력으로 나누어 출력하는 제1나눗셈기와, 상기 제2위상차를 상기 제곱근기의 출력으로 나누어 출력하는 제2나눗셈기로 이루어짐을 특징으로 하는 페이딩 보상 성능이 향상된 결합기.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950025168A KR970013856A (ko) | 1995-08-16 | 1995-08-16 | 페이딩 보상 성능이 향상된 결합기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950025168A KR970013856A (ko) | 1995-08-16 | 1995-08-16 | 페이딩 보상 성능이 향상된 결합기 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR970013856A true KR970013856A (ko) | 1997-03-29 |
Family
ID=66595682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950025168A KR970013856A (ko) | 1995-08-16 | 1995-08-16 | 페이딩 보상 성능이 향상된 결합기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970013856A (ko) |
-
1995
- 1995-08-16 KR KR1019950025168A patent/KR970013856A/ko not_active Application Discontinuation
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