KR970006624B1 - Weight generator for d flip-flop - Google Patents
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Abstract
Description
제1도는 종래 웨이트 제너레이터의 회로도.1 is a circuit diagram of a conventional weight generator.
제2도는 (a)~(f)는 제1도에 대한 타이밍도.2 is a timing diagram with respect to FIG.
제3도는 본 발명 웨이트 제너레이터의 회로도.3 is a circuit diagram of a weight generator of the present invention.
제4도는 (g)~(j)는 제3도에 대한 타이밍도.4 is a timing diagram with respect to FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
5,5-1, 5-2 : 앤드게이트 6 : 제1플립플롭5,5-1, 5-2: AND gate 6: First flip-flop
6-1 : 제2플립플롭 7, 7-1 : 익스클루시브오아게이트6-1: 2nd flip-flop 7, 7-1: Exclusive oar gate
8 : 노아게이트8: Noah Gate
본 발명은 디-플립플롭을 이용한 웨이트 제너레이터에 관한 것으로 웨이트 제너레이터를 설계함에 있어 J-K플립플롭 대신 D-플립플롭을 사용하며 설계하므로써 간편하게 갈(GAL)소자 등을 이용할 수 있도록 한 D-플립플롭을 이용한 웨이트 제너레이터에 관한 것이다.The present invention relates to a weight generator using a de-flip flop. In the design of a weight generator, a D-flip flop that can be used to easily use a GAL element by designing and using a D-flip flop instead of a JK flip flop. It relates to the weight generator used.
기존에 설계된 웨이트 제너레이터의 회로도를 보면 제1도와 같이 도시할 수 있는 바, 이는 각각의 웨이트 칩 셀렉트 신호(WAIT CHIP SELECT : 이하 WCS라 칭한다)(2 웨이트(2WCS), 0웨이트(OWCS))를 각 낸드게이트(1,1-1,1-2)에서 입력받아 낸드시키며, 상기 낸드게이트(1,1-1)에서 출력된 신호는 JK-플립플롭(2,2-1)으로 입력되고, 그 중 0 웨이트 칩 셀릭트 신호(OWCS))는 낸드된 후 그대로 다음 단의 프로세서(도면에는 도시하지 않음)에 입력되는데, 이때 JK-플립플롭(2,2-1)에는 공통적으로 클럭신호(CLK OUT) 와 리셋(RESET)신호가 공급된다.Referring to the circuit diagram of a conventionally designed weight generator, as shown in FIG. 1, each weight chip select signal (WAIT CHIP SELECT: hereinafter referred to as WCS) (2 weights (2 WCS) and 0 weight (OWCS)) is shown. NAND gates (1,1-1,1-2) are inputted to the NAND, and the signals output from the NAND gates (1,1-1) are input to the JK-flip flops (2,2-1), Among them, the zero weight chip select signal OWCS is input to the next processor (not shown) as it is NAND. In this case, the JK-flip-flop 2, 2-1 has a common clock signal ( CLK OUT) and RESET signals are supplied.
상기와 같은 상태로 되어 있는 회로에서 발생하는 최종출력은 레디아웃(READY OUT) 신호이며, 이 신호(READY OUT)는 프로세서에 입력되어 프로세서의 동작 여부를 결정하는 역할을 하는데, 프로세서 측에서는 레디(READY) 신호가 로우일때는 프로세서의 동작이 멈추어 있는 상태를 나타내고, 하이일때는 동작 중임을 나타내는 바, 프로세서에서 데이타를 읽을려고 하는 부품의 데이타가 유효할때 레디아웃 신호의 출력을 하이로 하므로써 데이타를 읽어들이도록 한다. 프로세서가 데이타를 읽어가는 시간은 매우 짧고 데이타를 읽으려는 부품에서 유효한 데이타가 나오는 시간이 너무 길면 프로세서는 유효한 데이타를 읽을 수 없다.The final output generated by the circuit in the above state is a READY OUT signal, and this signal READY OUT is input to the processor and determines the operation of the processor. On the processor side, READY ) When the signal is low, it indicates that the operation of the processor is stopped, and when it is high, it indicates that it is in operation. When the data of the component to read data from the processor is valid, the output of the ready-out signal is set to high. Read it. If the processor reads the data very short and the valid data from the component to read the data is too long, the processor cannot read the valid data.
따라서 프로세서에서 부품의 데이타를 읽을려 할 때는 레디신호를 이용하여 일정시간 프로세서의 동작을 정지시킨 후 부품의 데이타가 유효해진 다음 다시 프로세서의 동작을 실행시켜 부품의 데이타를 안전하게 읽도록 한다.Therefore, when the processor tries to read the data of the part, the processor stops the operation of the processor for a predetermined time using the ready signal, and then the data of the part becomes valid, and then executes the operation of the processor to read the data of the part safely.
이때 데이타를 읽으려는 부품의 응답속도가 충분히 빨라서 프로세서의 동작정지가 필요없는 부품에 대한 선택신호를 OWCS, 부품의 응답속도가 프로세서가 데이타를 읽어가는 속도에 비해 한 클럭의 시간만큼 늦은 부품에 대한 선택신호를 1WCS, 또한 두 클럭의 시간만큼 늦은 부품에 대한 선택신호를 2WCS라 하면, 각 선택신호가 발생했을 때 레디신호를 동작시켜 프로세서의 동작을 정지시키므로 웨이트 칩 셀렉트 신호를 길어지게 한다.At this time, the response speed of the part to read data is fast enough to select OWCS for the part that does not need to stop the processor.The response time of the part is about one part later than the speed of the processor to read the data. If the selection signal is 1WCS and the selection signal for a component that is delayed by two clocks is 2WCS, the weight signal select signal is lengthened because the ready signal is stopped when each selection signal is generated.
즉, 최초 입력된 신호가 어드레스나 스트로브(STROBE)등에 의해 디코드 되어 칩 셀릭트 되면, 이 웨이트 칩 셀렉트 신호에 따라 레디아웃(READY OUT)신호가 출력되는데, 이때 레디(READY)신호가 라이징에지(RISING EDGE)에서 액티브 상태인 하이이면 웨이트는 걸리지 않고(NO WAIT), 로우일경우에는 1사이클 웨이트가 걸려 프로세서는 동작하지 않는다. 이 상태에서 다음 라이징 사이클에서 하이가 되면 웨이트는 해제된다.That is, when the first input signal is decoded by an address or a strobe and the chip is selected, a READY OUT signal is output according to the weight chip select signal, and at this time, the READY signal is a rising edge ( In the RISING EDGE), if the active state is high, no weight is applied (NO WAIT). If it is low, the processor does not operate due to one cycle weight. In this state, the weight is released when it goes high in the next rising cycle.
이와 같이 동작하도록 하는 종래의 방식을 타이밍도를 보며 설명하면 다음과 같다.The conventional method of operating in this manner will be described with reference to the timing chart.
제2도 (a)는 각 JK-플립플롭(2,2-1)에 입력되는 공통적인 클럭을 나타내는 타이밍도로 동일한 주기의 펄스가 계속 입력되며, 제2도 (b,c,d)는 각 낸드게이트(1,1-1,1-2)에 입력되는 웨이트 신호(2WCS,1WCS,OWCS)의 입력파형을 나타내는 것으로, (b)는 상기 제2도 (a)와 같은 펄스의 클럭이 입력되고 있을 때 낸드게이트(1-2)에 0 웨이트 칩 셀렉트 신호(OWCS)를 입력할 때의 입력 파형도이다. 이는 웨이트를 걸 필요가 없으므로 그냥 인버터만 시켜 그대로 출력하면 되며, 그 출력파형을 제2도 (f)이고, 이때의 레디 신호를 보면 제2도 (e)에 나타난 바와 같이 하이상태이므로 프로세서는 레디아웃(READY OUT)신호의 하이, 로우 상태에 따라 동작한다.FIG. 2 (a) is a timing diagram showing a common clock input to each JK flip-flop 2,2-1, and pulses of the same period are continuously input. FIG. The input waveforms of the weight signals (2WCS, 1WCS, OWCS) input to the NAND gates (1,1-1,1-2) are shown. (B) shows the clock of the pulse as shown in FIG. The input waveform diagram at the time of inputting the zero weight chip select signal OWCS to the NAND gate 1-2 is shown. Since the inverter does not need to be weighted, it is only necessary to output the inverter as it is, and the output waveform is shown in FIG. 2 (f), and the ready signal at this time is high as shown in FIG. It operates according to the high and low state of the READY OUT signal.
(c)는 1웨이트 칩 셀릭트 신호(1WCS)의 입력 파형도로, 그 값이 로우 일때 (e)의 레디신호는 로우와 하이이, 레디신호가 로우일때는 레디아웃 신호도 로우로 출력되고, 레디신호가 하이일때는 출력파형이 하이로 나타나 프로세서를 동작시켜 데이타를 읽어들이도록 하며, (d)는 2웨이트 칩 셀렉트 신호(2WCS)의 입력 파형도로, 상기 1웨이트 칩 셀렉트 신호가 입력되었을 때와 같은 논리로 출력파형을 출력한다. 즉, 이는 각 웨이트 칩 셀렉트 신호가 입력되면 그 출력파형인 레디아웃은 도면과 같이 한 주기씩 긴 모양으로 출력된다.(c) is an input waveform of the 1-weight chip select signal (1WCS). When the value is low, the ready signal of (e) is low and high, and when the ready signal is low, the ready-out signal is output low. When the signal is high, the output waveform is high to operate the processor to read data. (D) is an input waveform of the 2-weight chip select signal (2WCS), which is the same as when the 1-weight chip select signal is input. Output the output waveform with the same logic. That is, when each weight chip select signal is input, the output waveform, which is its output waveform, is output in a long shape as shown in the figure.
그러나 상기와 같이 동작하는 웨이트 제너레이터는 JK-플립플롭을 사용하므로 해서 트랜지스터 소자를 사용한 논리회로를 여러개 사용하거나 값비싼 EPLD를 사용하여야만 가능한 문제점이 있었다.However, since the weight generator operating as described above uses JK-flip-flop, there is a problem that only a plurality of logic circuits using transistor elements or expensive EPLDs are used.
본 발명은 종래의 이런 문제점을 감안하여 JK-플립플롭 대신 D-플립플롭을 사용하여 설계함으로써 종래의 기능은 그대로 수행하면서 간편하게 갈 소자 등을 이용할 수 있도록 한 웨이트 제너레이터를 제공함을 특징으로 한다.The present invention is characterized in that it provides a weight generator that can use a device such as a simple go while performing the conventional functions by designing using a D-flip flop instead of the JK-flip flop in view of such a conventional problem.
즉, 2웨이트 칩 셀렉트 신호를 입력받는 앤드게이트와; 상기 앤드게이트에서 출력된 신호와 클럭 및 리셋신호를 입력받는 제1플립플롭과; 클럭 및 리셋신호를 입력받아 익스클루시브오아게이트 및 앤드게이트로 값을 출력하는 제2플립플롭과; 상기 앤드게이트와 제1플립플롭에서 출력된 값을 입력받는 익스클루시브오아게이트와; 제1플립플롭의 출력값과 상기 익스클루시브오아게이트에서 출력된 상기 앤드게이트와 신호를 입력받는 앤드게이트와; 제2플립플롭의 출력값과 상기 앤드게이트에서 출력된 신호를 입력받는 익스클루시브오아게이트와; 제2플립플롭에서 출력된 값과 상기 익스클루시브오아게이트에서 출력된 신호를 입력받는 앤드게이트 및; 상기 앤드게이트 및 앤드게이트에서 출력된 값을 입력받아 최종적으로 오아시킨 후 인버터하여 레디아웃 신호를 출력하는 노아게이트로 이루어진 것이다.That is, the AND gate receives the 2-weight chip select signal; A first flip-flop that receives a signal output from the AND gate, a clock, and a reset signal; A second flip-flop that receives a clock and a reset signal and outputs a value to an exclusive or gate and an AND gate; An exclusive o-gate receiving a value output from the AND gate and the first flip-flop; An AND gate configured to receive an output value of a first flip-flop, the AND gate output from the exclusive oar gate, and a signal; An exclusive oar gate configured to receive an output value of a second flip-flop and a signal output from the AND gate; An AND gate receiving a value output from a second flip-flop and a signal output from the exclusive or gate; The AND gate and the NOA gate outputting a ready-out signal by inverting the final output after receiving the value outputted from the AND gate are converted.
이하 본 발명의 첨부도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings of the present invention will be described in detail.
제3도는 본 발명 D-플립플롭을 이용한 웨이트 제너레이터 회로도로, 2웨이트 칩 셀렉트 신호 (2WCS)를 입력받는 앤드게이트(5)와; 상기 엔트게이트(5)에서 출력된 신호와 클럭 및 리셋신호를 입력받는 제1플립플롭(6)과; 클럭 및 리셋신호를 입력받아 익스클루시브오아게이트(7-1) 및 앤드게이트(5-2)로 값을 출력하는 제2플립플롭(6-1)과; 상기 앤드게이트(5)과 제1플립플롭(6)에서 출력된 값을 입력받는 익스클루시브오아게이트(7)와; 제1플립플롭(6)의 출력값과 상기 익스쿨루시브오아게이트(7)에서 출력된 신호를 입력받는 앤드게이트(5-1)와; 제2플립플롭(6-1)의 출력값과 상기 앤드게이트(5)에서 출력된 신호를 입력받는 익스클루시브오아게이트(7-1)와; 제2플립플롭(6-1)에서 출력된 값과 상기 익스클루시브오아게이트(7-2)에서 출력된 신호를 입력받는 앤드게이트(5-2) 및; 상기 앤드게이트(5-1) 및 앤드게이트(5-2)에서 출력된 값을 입력받아 최종적으로 오아시킨 후 인버터하여 레디아웃 신호를 출력하는 노아게이트(8)로 이루어진다.3 is a weight generator circuit using a D-flip-flop of the present invention, and an AND gate 5 for receiving a 2-weight chip select signal 2WCS; A first flip-flop (6) receiving the signal output from the entry gate (5), a clock and a reset signal; A second flip-flop 6-1 that receives a clock and reset signal and outputs a value to the exclusive oar gate 7-1 and the AND gate 5-2; An exclusive oar gate 7 which receives the values output from the AND gate 5 and the first flip-flop 6; An AND gate 5-1 receiving the output value of the first flip-flop 6 and the signal output from the exclusive orifice 7; An exclusive orifice 7-1 receiving an output value of the second flip-flop 6-1 and a signal output from the AND gate 5; An AND gate 5-2 for receiving a value output from the second flip-flop 6-1 and a signal output from the exclusive ogate 7-2; It consists of a noar gate 8 that receives the values output from the AND gate 5-1 and the AND gate 5-2, finally turns them off, and then inverters and outputs a ready-out signal.
이는 현재 TI사의 디지탈 시그날 프로세서(Digital signal processor : 이하 DSP라 칭한다) 중 가장 빠른 DSP의 경우 33[MHz]로 동작하고 1웨이트시 60[ns]의 효과가 발생하여 실제 약 90[ns]의 억세스 타임이 필요하며, 2웨이트의 경우 150[ns]의 억세스 타임이 필요하나, 대부분의 병렬 디바이스(PERIPHERAL DEVICE)의 경우 100[ns]에서 150[ns]의 억세스 타임을 필요로 한다.This is the fastest DSP of TI's digital signal processor (hereinafter referred to as DSP), which operates at 33 [MHz] and produces an effect of 60 [ns] at one weight. Time is required and 150 [ns] of access time is required for 2 weights, but 100 [ns] to 150 [ns] of access time is required for most parallel devices (PERIPHERAL DEVICE).
그리고 더 느린 DSP를 사용할 경우 1웨이트의 경우 상기 회로의 앞단만 사용하면 되며, 1웨이트와 2웨이트를 복합적으로 사용할 경우 봉합시켜 간소화하면 된다.In the case of using a slower DSP, the first weight only needs to use the front end of the circuit.
또한 기존의 회로는 레디의 액티브 순간에 레디아웃을 하이로 하여 데이타를 읽어들이는데 주안점을 두었으나 본 발명은 레디의 난엑티브(NON ACTIVE)순간에 프로세서의 동작을 멈추도록 하는 것에 주안점을 둔 것으로 결과적으로 프로세서가 작동하여 데이타를 읽어들이도록 하는 것은 동일하며, 본 발명에서는 2웨이트이면 대부분의 병렬 디바이스를 사용할 수 있으므로 2WCS를 입력하였을 때만을 나타낸다.In addition, while the existing circuit focuses on reading out data by turning ready out at the ready moment of the active state of the ready, the present invention focuses on stopping the processor operation at the non-active moment of the ready state. As a result, the processor operates to read data is the same, and in the present invention, since most parallel devices can be used at 2 weights, only 2WCS is input.
상기와 같이 동작하도록 하는 본 발명을 타이밍도를 보며 설명하면 다음과 같다.The present invention to operate as described above with reference to the timing diagram as follows.
제4도 (g)는 각 D-플립플롭(6,6-1)에 입력되는 공통적인 클럭을 나타내는 타이밍도로 종래와 동일한 펄스입력을 하며, 제4도 (i)는 앤드게이트(5)에 입력되는 2웨이트 칩 셀렉트(2WCS)신호(i)의 입력파형을 나타내는 타이밍도로, 2WCS신호(i)가 로우 상태일때 레디신호를 보면 로우, 로우, 하이 상태로써 이때 레디아웃 신호(j)는 로우 상태로 신호를 입력하다가 레디신호가 하이상태로 될 때 같이 하이상태로 입력 되도록 맞춘다. 이것은 2WCS신호(i)의 입력에 따라 레디아웃 신호(j)의 로우 상태를 일정기간 동안 유지시켜 프로세서의 동작을 멈춘다음 프로세서 측의 레디신호가 하이상태로 될때를 맞추어 레디아웃 신호(j)를 하이로 하므로써 데이트를 읽어들이도록 하는 것이다.FIG. 4 (g) is a timing diagram showing a common clock input to each of the D-flip flops 6 and 6-1, and the same pulse input as in the prior art is provided. FIG. Timing diagram showing the input waveform of the two-weight chip select (2WCS) signal i input. When the ready signal is shown when the 2WCS signal i is low, the ready-out signal j is low. While inputting the signal in the state, set it to be input as high state as the ready signal becomes high state. This stops the operation of the processor by keeping the low state of the ready-out signal j for a predetermined period according to the input of the 2WCS signal i, and then prepares the ready-out signal j when the ready signal of the processor side becomes high. The high is to read the date.
제4도 (h)는 OWCS신호의 입력파형을 나타내는 타이밍도로, 종래와 동일하게 이 신호는 웨이트를 걸 필요가 없이 입력받은 후 인버터만시켜 출력하며, 참고적으로 설명하면 레디신호의 타이밍도 중 로우상태도 하이상태도 아닌 부분에서는 레이아웃신호의 입력이 어떤 상태이더라도 프로세서의 동작여부와는 무관하다.4 (h) is a timing diagram showing the input waveform of the OWCS signal. As in the related art, this signal is outputted only by receiving the inverter after receiving the input without the need for weighting. In the low state and the non-high state, regardless of whether the layout signal is input, it is irrelevant to the processor operation.
아울러 상기와 같은 타이밍도로 동작하도록 프로그램을 디바이스(PROGRAMBLE DEVICE)를 사용할 시에는 다음과 같은 부울린(BOOLEAN)식을 내장시켜 회로를 구성하는 바, 그 부울린 식을 나타내면 다음과 같다.In addition, when using a program (PROGRAMBLE DEVICE) to operate the program as described above, a circuit is constructed by embedding the following Boolean expression. The Boolean expression is as follows.
2웨이트를 필요로 하는 디바이스의 칩 셀렉트를 CS라 하면,If the chip select of a device requiring two weights is CS,
Q1 : =CSQ1: = CS
Q2 : =Q1Q2: = Q1
READY = /(((CS : + : Q1) * Q1) + ((CS : + : Q2) * Q2))READY = / (((CS: +: Q1) * Q1) + ((CS: +: Q2) * Q2))
: = 은 플립플롭을 거쳐서 출력된 신호를 의미하고,: = Means signal output through flip-flop,
: + : 는 익스클루시브오아게이트를 거쳐서 출력된 신호를 의미하며,: +: Means the signal output through the exclusive ogate,
* 는 논리곱, / 는 역(NOT)을 의미한다.* Means logical product and / means NOT.
이와 같은 식을 프로세서에 내장시키고 웨이트 신호와 클럭 및 리셋신호를 인가하면 종래와 같은 기능을 수행하는 것이다.If such a formula is embedded in the processor and the weight signal, the clock signal, and the reset signal are applied, the conventional functions are performed.
이상에서 상세히 설명한 바와 같이 본 발명은 게이트의 수와 종류는 오히려 많아졌지만 갈(GAL)등 가격이 저렴하고 간편한 프로그램을 디바이스에 적용이 가능하므로써 종래의 기능은 그대로 수행하면서 회로의 설계는 용이해지고, 경제적인 부담도 줄어드는 효과가 있다.As described in detail above, in the present invention, the number and types of gates are increased, but the low cost and simple programs such as GAL can be applied to the device, thereby facilitating the design of the circuit while performing the conventional functions. Economic burden is also reduced.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940021845A KR970006624B1 (en) | 1994-08-31 | 1994-08-31 | Weight generator for d flip-flop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940021845A KR970006624B1 (en) | 1994-08-31 | 1994-08-31 | Weight generator for d flip-flop |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960009396A KR960009396A (en) | 1996-03-22 |
| KR970006624B1 true KR970006624B1 (en) | 1997-04-29 |
Family
ID=19391709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940021845A KR970006624B1 (en) | 1994-08-31 | 1994-08-31 | Weight generator for d flip-flop |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970006624B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465873B1 (en) * | 1997-09-03 | 2005-05-18 | 삼성전자주식회사 | Clock hold circuit |
-
1994
- 1994-08-31 KR KR1019940021845A patent/KR970006624B1/en not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR960009396A (en) | 1996-03-22 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
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