KR970004917Y1 - Address allocation apparatus for pipeline -type video processing device - Google Patents

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KR970004917Y1 KR92028348U KR920028348U KR970004917Y1 KR 970004917 Y1 KR970004917 Y1 KR 970004917Y1 KR 92028348 U KR92028348 U KR 92028348U KR 920028348 U KR920028348 U KR 920028348U KR 970004917 Y1 KR970004917 Y1 KR 970004917Y1
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Abstract

내용없음.None.

Description

파이프라인 방식 화상처리장치의 번지지정장치Addressing device of pipeline type image processing device

제1도는 종래 파이프라인 방식 화상처리장치의 블럭도1 is a block diagram of a conventional pipeline type image processing apparatus.

제2도는 종래 파이프라인 방식 화상처리장치에 이루어지는 번지지정장치의 블럭도2 is a block diagram of the addressing device made in the conventional pipeline type image processing apparatus.

제3도는 본 고안에 따른 번지저정장치의 블럭도3 is a block diagram of the addressing device according to the present invention

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11 : 독취번지출력부 12 : 기록번지출력부11: read address output unit 12: record address output unit

13, 14 : 지연부13, 14: delay unit

본 고안은 디지탈화상처리장치에 관한 것으로서, 더욱 상세하게는 , 화면을 다수영역으로 분할하고 분할된 화면에 각각 대응하는 부호화상데이타들을 다수의 모듈(module)을 이용하여 파이프라인방식으로 처리하는 디지탈 화상처리장치에서 움직임 보상 부호/복호방식에 사용되는 메모리의 번지지정을 용이하게 하는 파이프 방식 화상처리장치의 번지지정장치에 관한 것이다.The present invention relates to a digital image processing apparatus, and more particularly, to divide a screen into a plurality of regions and to process encoded image data corresponding to the divided screens in a pipelined manner using a plurality of modules. A addressing device for a pipe type image processing device for facilitating addressing of a memory used for a motion compensation code / decoding method in an image processing device.

영상신호의 디지탈 방식 전송에 있어서, 전송대역 폭을 줄이기 위한 많은 데이타 감축 방식들이 연구되고 있다. 이러한 데이타 검축방식들중 프레임내 코딩방식은 공간영역에서의 중복성 줄이는 방법이고, 프레임간 코딩방식은 시간영역에서의 중복성을 줄여 데이타를 검출하는 방식이다.In digital transmission of video signals, many data reduction methods for reducing transmission bandwidth have been studied. Among the data detection methods, the intra-frame coding method is a method of reducing redundancy in the spatial domain, and the inter-frame coding method is a method of detecting data by reducing redundancy in the time domain.

현재 사용되고 있는 프레임내 코딩방식중 가장 널리 사용되고, 효과적인 방법으로 이산코사인 변화(Discret cosine Trasform : 이하 DCT라함) 방식이며, 프레임간 코딩방식으로는 움직임보상 부호화(Motion Cmpensated Cding)방식이 널리 사용되고, 최근에는 이들 두 방식을 결합하여 사용하는 혼성부호화(Hybrid coding)방식이 널리 사용되고 있다.Discrete cosine change (DCT) method is the most widely used and effective method among intraframe coding methods currently used.Motion Cmpensated Cding is widely used as an interframe coding method. Hybrid coding method using a combination of these two methods is widely used.

그러나, 이러한 혼성부호화방식으로 부호화 화상데이타들을 복호화하기 위하여는, 역 DCT(IDCT) 과정과 움직임보상 복호화 과정을 행하여야 하나 이들 두 과정을 행하기 위하여는 막대한 량의 계산과정을 필요로 하게 되어 복호장치의 대형화, 고가격화가 필수적이다. 이러한 문제를 해결하는 일방법으로는 화면을 다수영역(예컨대 수직으로 4영역)으로 분할하고, 분할된 각 영역의 부호화상 데이타를 복호하는 모듈(module)을 파이프 라인 방식으로 구성함으로써, 계산과정을 단순화하여 저가격화를 구현하는 방식이다.However, in order to decode coded image data using the hybrid encoding method, an inverse DCT (IDCT) process and a motion compensation decoding process should be performed. However, a large amount of computation is required to perform these two processes. Larger equipment and higher price are essential. One way to solve this problem is to divide the screen into multiple regions (for example, four regions vertically), and construct a module that decodes the encoded image data of each divided region in a pipelined manner, thereby performing the calculation process. It is a method of implementing low price by simplifying.

이와 같이 다수의 모듈로 부호 화상데이타를 복호화하는 경우 주제어부(10)의 제어에 의해 입력되는 비트스트림(bit strem) 형태의 화상데이타들을 디멀티플렉서(DMUX)에 의해 각 모듈(M1∼M4)로 분배되고, 각 모듈(M1∼M4)은 프레임 메모리 회로(30)에 저장되는 화상데이타를 이용하여, IDCT 및 움직임 보상부호화를 행하여 부호 화상데이타들을 보호하게 된다. 이때, 제1도 시스템 전체의 동작속도를 T라 하면, 상기 각 모듈(M1∼M4)이 행하는 동작속도는 각각 4T가 될 것이다.When decoding a plurality of modulated coded image data in this way, the image data in the form of a bit stream (bit strem) input under the control of the main controller 10 is distributed to each module M1 to M4 by the demultiplexer DMUX. Each module M1 to M4 performs IDCT and motion compensation encoding using the image data stored in the frame memory circuit 30 to protect the coded image data. At this time, if the operating speed of the entire system of FIG. 1 is T, the operating speeds of the respective modules M1 to M4 will be 4T, respectively.

상기 프레임 메모리회로(30)의 구성을 더욱 구체적으로 보면, 두개의 프레임메모리(F1)(F2)와, 멀티플렉스(MU × 1)(MU × 2) 그리고 독취번지 발생부(11)와 기록번지발생부(12) 및 지연부(13)와 디멀티플렉서(DMU × 2)로 이루어져 있다. 즉, 상기 독취번지 발생부(11)는 송신된 움직임 벡터(MV)에 해당하는 프레임 메모리(FM1) 또는 (FM2)내 구획을 지정하기 위한 독취어드레스를 출력하며, 상기 기록번지출력부(12)는 상기 모듈(M1∼M4)들로부터 인가되는 구획을 프레임메모리(FM1 또는 FM2)에 저장하기 위한 저장어드레스를 출력한다.More specifically, the structure of the frame memory circuit 30 includes two frame memories F1 (F2), a multiplex (MU × 1) (MU × 2), a read address generator 11, and a write address. It consists of the generation part 12, the delay part 13, and a demultiplexer (DMUx2). That is, the read address generator 11 outputs a read address for designating a section in the frame memory FM1 or FM2 corresponding to the transmitted motion vector MV, and the write address output unit 12 Outputs a storage address for storing the sections applied from the modules M1 to M4 in the frame memory FM1 or FM2.

상기 모듈(M1∼M4)들로부터 출력되는 구획들을 상기 프레임메모리(FM1) 또는 (FM2)로부터 인가되는 움직임 벡터(MV)에 해당하는 구획으로 수시된 차분영상신호 구획을 차분영역 복호화한 구획이 된다. 이때, 상기 모듈(M1∼M4)로부터 복호된 구획을 인가받아 저장한 프레임메모리(FM1 또는 FM2)가 결국 현재 각 모듈(M1∼M4)이 수신하는 현재 프레임의 차분 영상구획에 대해 이전 프레임이 되므로 상기 멀티플렉서(MUX1)는 복호된 구획을 저장한 프레임메모리(FM1 또는 FM2)가 상기 독취번지 출력부(11)의 독취 번지를 인가받게 하고, 움직임 벡터에 해당하는 구획을 출력한 프레임메모리(MF1 또는 FM2)가 기록모드로 구동케하는 것이다.The sections output from the modules M1 to M4 are partitions obtained by differential region decoding the differential image signal section received as a section corresponding to the motion vector MV applied from the frame memory FM1 or FM2. . At this time, the frame memory FM1 or FM2, which is received and decoded by the blocks decoded from the modules M1 to M4, becomes a previous frame with respect to the difference image segment of the current frame currently received by each module M1 to M4. The multiplexer MUX1 allows the frame memory FM1 or FM2 storing the decoded section to receive the read address of the read address output unit 11, and outputs the section corresponding to the motion vector. FM2) is driven in the recording mode.

따라서 상기 디멀티플렉서(MUX2)는 상기 모듈(M1∼M4)로부터 인가되는 복호구획들이 기록모드로 구동하는 프레임메모리(FM1 또는 FM2)에 선택적으로 인가되게 하여야 하고, 멀티플렉서(MUX2)는 독취모드로 구동하는 프레임메모리(FM1 또는 FM2)의 움직임 벡터에 해당하는 구획을 선택한다.Therefore, the demultiplexer MUX2 should selectively allow the decoding sections applied from the modules M1 to M4 to be applied to the frame memory FM1 or FM2 for driving in the recording mode, and the multiplexer MUX2 for driving in the read mode. The section corresponding to the motion vector of the frame memory FM1 or FM2 is selected.

이때, 상기 움직임 벡터에 해당하는 구획을 인가하여 움직임보상복호한 후 프레임메모리(FM1 또는 FM2)에 저장하기 위하여는 α의 시간이 필요할 것이다. 즉, 상기 독취번지 출력부(11)가 독취번지를 출력하고 α의 시간이 경과된 후 기록번지출력(12)가 기록번지를 출력하여야 움직임벡터에 해당하는 구획에 의하여 움직임보상복호된 구획을 정확히 프레임메모리(FM1 또는 FM2)에 저장할 수 있는 것이다. 이를 위하여 종래에는 도시된 바와 같이 지연부(13)를 이용하였다. 즉, 모듈(M1∼M4)에 인가되는 부호화된 구획과 더불어 PBS(Pixel Block Start) 헤더가 먼저 인가된 후 인가되므로 상기 독취번지 출력부(11) 및 기록번지출력부(12)는 PBS 헤더의 인가와 동시에 독취번지와 기록번지를 출력하나 기록번지출력부(12)의 기록번지신호는 지연부(13)에서 α만큼의 시간이 지연된 후 멀티플렉서(MUX1)에 인가되므로 프레임메모리(FM1, FM2)에 저장번지와 독취번지가 인가되는 시간은 α의 시간차가 나게 하는 것이다.In this case, in order to store the motion compensation decoding after applying the partition corresponding to the motion vector in the frame memory FM1 or FM2, a time of α will be required. That is, the read address output unit 11 outputs the read address, and after the time of α has elapsed, the record address output 12 outputs the write address so that the motion compensated decoded section is corrected by the section corresponding to the motion vector. It can be stored in frame memory (FM1 or FM2). To this end, the delay unit 13 is used as shown in the related art. That is, since the PBS (Pixel Block Start) header is applied first together with the coded partitions applied to the modules M1 to M4, the read address output unit 11 and the write address output unit 12 are connected to the PBS header. At the same time, the read address and the write address are output, but the write address signal of the write address output unit 12 is applied to the multiplexer MUX1 after a delay of α in the delay unit 13 is applied to the frame memories FM1 and FM2. The time that the storage address and the read address are applied to is to make a time difference of α.

그러나, 이러한 종래의 방법은 기록번지출력(12)가 출력하는 저장번지의 비트수 만큼의 출력값을 모두 지연시켜야 하므로 지연부의 구성이 복잡해진다는 문제가 있게 된다.However, this conventional method has a problem in that the delay part is complicated because the output value corresponding to the number of bits of the storage address outputted by the write address output 12 must be delayed.

본 고안은 이러한 문제점을 해결하기 위한 것으로서, 본 고안의 목적은 독취번지 출력부 및 기록번지 출력부가 동기되어 번지신호를 출력케 하는 PBS 신호를 소정시간 지연시킴으로서 독취번지신호와 기록번지신호간에 소정시간의 차이를 두고 프레임메모리들에 인가되게 한 방식화상처리장치의 번지지정장치를 제공하는데 있다.The present invention is to solve such a problem, and the object of the present invention is to delay the PBS signal for outputting the address signal by synchronizing the read address output unit and the write address output unit by a predetermined time, and thus, the predetermined time between the read address signal and the record address signal. An address designation apparatus of a method image processing apparatus which is applied to frame memories with a difference of is provided.

이러한 목적을 달성하기 위한 본 고안의 특징은 화면을 소정수로 분할하고, 분할된 화면에 각각 대응하는 모듈들이 수신된 부호화상데이타들을 2개의 프레임메모리들을 이용하여 복호하는 파이프 라인방식화상처리장치로서 화소구획시작 신호의 인가시 움직임벡터에 해당하는 독취번지신호를 출력하는 독취번지 출력수단과, 화소구획시작신호를 상기 모듈수에 대응하는 시간만큼 지연하여 출력하는 지연수단과, 상기 지연수단으로부터 화소구획시작신호의 인가시 프레임을 구성하는 다수의 구획을 순차적으로 지정하는 기록번지를 출력하는 기록번지 출력수단과: 프레임에 해당하는 화소데이타들을 소정의 구획들로 분할하여 대응하는 번지에 각각 저장하며, 입력되는 독취번지신호에 대응하는 번지의 구획을 출력하고, 입력되는 기록번지 신호에 대응하는 번지에 인가되는 구획을 저장하는 제1, 제2프레임 저장수단과: 상기 독취번지출력수단의 독취번지를 상기 제1, 제2프레임저장수단들중 하나에 선택적으로 교대로 인가하며, 상기 기록번지 출력수단의 기록번지는 상기 독취번지를 인가받고 있지 않은 프레임 저장수단에 선택적으로 인가하는 제1멀티플렉서와: 상기 독취번지에 의해 움직임벡터에 대응하는 구획을 출력하는 프레임 메모리의 출력을 선택하여 상기 모듈들에 인가하는 디멀티플렉서와: 상기 모듈들로부터 인가되는 복호블럭들을 기록번지를 인가받고 있는 프레임 메모리에 인가하는 제2멀티플렉서를 구비하는 파이프라인 방식화상처리장치의 번지저정장치에 있다.A feature of the present invention for achieving the above object is as a pipeline type image processing apparatus that divides a screen into a predetermined number and decodes encoded image data received by modules corresponding to the divided screen using two frame memories. A read address output means for outputting a read address signal corresponding to a motion vector when a pixel block start signal is applied, delay means for delaying the pixel block start signal by a time corresponding to the number of modules, and a pixel from the delay means. A recording address output means for outputting a recording address which sequentially designates a plurality of sections constituting a frame upon application of a partition start signal: dividing pixel data corresponding to a frame into predetermined sections and storing the data at a corresponding address, respectively; And outputs a section of the address corresponding to the read address signal inputted to the input address of the recorded address. First and second frame storage means for storing a section applied to a corresponding address; and selectively applying a read address of the read address output means to one of the first and second frame storage means, and A first multiplexer for selectively applying a recording address of the recording address output means to the frame storage means not receiving the read address; selecting an output of a frame memory for outputting a section corresponding to a motion vector by the read address; And a second multiplexer for applying the decoding blocks applied from the modules to the frame memory receiving the write address.

이하 본 고안의 일실시예을 첨부된 도면에 따라 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 고안에 따른 파이프라인 방식화상처리장치의 번지지정장치의 블럭도로서, 프레임메모리(FM1)(FM2)들은 각각 프레임에 해당하는 화상데이타들을 저장할 수 있도록 구성한다. 그리고, 지연부(14)는 입력되는 PBS신호를 4T 시간만큼 지연시키도록 구성하며, 독취번지 출력(11)는 PBS신호에 동기되어, 입력되는 움직임벡터(MV)에 해당하는 독취번지신호를 출력하게 구성한다. 그리고, 상기 기록번지출력부(12)는 PBS신호에 동기되어 프레임을 구성하는 다수구획들을 순차적으로 지정하는 기록번지신호들을 출력하도록 구성한다. 이때, 멀티플렉서(MUX1)는 상기 독취번지 출력부(11)는 독취번지가 상기 프레임메모리(FM, FM2)중 하나에 선택적으로 교대로 인가되게 하며, 상기 기록번지출력부(12)의 기록번지는 상기 독취번지를 인가받지 않고 있는 프레임메모리(FM1 또는 FM2)에 선택적으로 교대로 인가되게 한다.2 is a block diagram of the addressing device of the pipelined image processing apparatus according to the present invention, wherein the frame memories FM1 and FM2 are configured to store image data corresponding to a frame, respectively. The delay unit 14 is configured to delay the input PBS signal by 4T time, and the read address output 11 outputs the read address signal corresponding to the input motion vector MV in synchronization with the PBS signal. To configure. The recording address output unit 12 is configured to output recording address signals sequentially designating a plurality of sections constituting a frame in synchronization with the PBS signal. In this case, the multiplexer MUX1 allows the read address output unit 11 to selectively apply the read address to one of the frame memories FM and FM2, and the write address of the write address output unit 12. The read address is selectively applied to the frame memory FM1 or FM2 which is not applied.

그리고, 멀티플렉서(MUX2)는 상기 모듈(M1∼M4)들로부터 인가되는 복호된 구획을 상기 저장번지를 인가받고 있는 프레임 메모리에 인가하도록 구성하며, 상기 멀티플렉서(MUX2)는 독취번지에 의하여 소정구획을 출력하는 프레임메모리(FM1 또는 FM2)의 구획을 인가받도록 되어 있다.The multiplexer MUX2 is configured to apply the decoded partitions applied from the modules M1 to M4 to the frame memory receiving the storage address, and the multiplexer MUX2 provides a predetermined section by the read address. The section of the frame memory FM1 or FM2 to be output is applied.

이와 같이 구성된 본 고안에 따른 파이프라인 방식 화상처리장치의 번지지정장치에서 PBS신호는 상기 지연부(14)서 α의 시간만큼 지연되어 상기 기록번지출력부(12)에 인가되므로 결국 사기 독취번지 출력부(11)가 독취번지신호를 출력하는 시점과 상기 기록번지출력부(12)가 기록번지를 출력하는 시점간에는 α의 시간차가 발생한다. 따라서, 상기 멀티플렉서(MUX1)에 의해 프레임메모리(FM1 또는 FM2)가 움직임벡터에 의한 구획을 출력하는 시점과 프레임메모리(FM1 또는 FM2)가 모듈(M1∼M4)들로부터 인가되는 복호되는 구획을 저장하는 시점간에 α가 발생하므로 종래와 동일한 작동을 행할 수 있게 된다.In the address designation apparatus of the pipelined image processing apparatus according to the present invention configured as described above, the PBS signal is delayed by the time of α in the delay unit 14 and applied to the recording address output unit 12, thereby finally outputting a fraudulent read address. A time difference occurs between the time point at which the unit 11 outputs the read address signal and the time point at which the recording address output unit 12 outputs the recording address. Therefore, the multiplexer MUX1 stores the time point at which the frame memory FM1 or FM2 outputs the section by the motion vector and the section in which the frame memory FM1 or FM2 is applied from the modules M1 to M4. [Alpha] is generated between the points in time, and the same operation as in the prior art can be performed.

그러나, 본 고안은 PBS 신호하나만을 지연부를 이용해 지연시키므로 종래에 비하여 지연부의 구성을 간단화할 수 있음을 알 수 있다.However, since the present invention delays only one PBS signal using the delay unit, it can be seen that the configuration of the delay unit can be simplified as compared with the conventional art.

이와 같이 본 고안은 PBS 신호를 지연시켜 저장번지출력부에 인가하게 하므로써 자연부의 구성을 간단화할 수 있어 파이프라인 방식 화성처리장치를 간단하고 편리하게 할 수 있는 효과가 있다.As such, the present invention can simplify the configuration of the natural part by delaying the PBS signal and applying it to the storage address output unit, thereby making it possible to simplify and conveniently pipeline the chemical conversion processing apparatus.

Claims (1)

화면을 소정수로 분할하고, 분할된 화면에 각각 대응하는 모듈들이 수신된 부호화상데이타들을 2개의 프레임메모리들을 이용하여 복호하는 파이프 라인방식화상처리장치로서, 화소구획시작 신호의 인가시 인가된 움직임벡터에 해당하는 독취번지신호를 출력하는 독취번지 출력수단과, 화소구획시작신호를 상기 모듈수에 대응하는 시간만큼 지연하는 출력하는 지연수단과; 상기 지연수단으로부터 화소구획시작신호의 인가시 프레임을 구성하는 다수의 구획을 순차적으로 지정하는 기록번지를 출력하는 기록번지 출력수단과; 프레임에 해당하는 화소데이타들을 소정의 구획들로 분할하여 대응하는 번지에 각각 저장하며, 입력되는 독취번지신호에 대응하는 번지의 구획을 출력하고, 입력되는 기록번지 신호에 대응하는 번지에 인가되는 구획을저장하는 제1, 제2프레임 저장수단과; 상기 독취번지출력수단의 독취번지를 상기 제1, 제2프레임 저장수단들중 하나에 선택적으로 교대로 인가하며, 상기 기록번지 출력수단의 기록번지는 상기 독취번지를 인가받고 있지 않은 프레임 저장수단에 선택적으로 인가하는 제1멀티플렉서와: 상기 독취번지에 의해 움직임벡터에 대응하는 구획을 출력하는 프레임 메모리의 출력을 선택하여 상기 모듈들에 인가하여 디멀티플렉서와; 상기 모듈들로부터 인가되는 복호블럭들을 기록번지를 인가받고 있는 프레임 메모리에 인가하는 제2멀티플렉서를 구비하는 파이프라인 방식화상처리장치의 번지지정장치.A pipelined image processing apparatus which divides a screen into a predetermined number and decodes coded image data received by modules corresponding to the divided screen using two frame memories, wherein the motion applied when the pixel segment start signal is applied. Read address output means for outputting a read address signal corresponding to a vector, delay means for outputting a pixel segment start signal by a time corresponding to the number of modules; Recording address output means for outputting a recording address that sequentially specifies a plurality of sections constituting a frame when the pixel segment start signal is applied from the delay means; The pixel data corresponding to the frame is divided into predetermined sections and stored in the corresponding address, respectively, the section of the address corresponding to the input read address signal is output, and the section applied to the address corresponding to the input address signal. First and second frame storage means for storing; The read address of the read address output means is selectively applied to one of the first and second frame storage means alternately, and the write address of the write address output means is applied to the frame storage means not receiving the read address. A first multiplexer for selectively applying a demultiplexer by selecting an output of a frame memory for outputting a section corresponding to a motion vector by the read address and applying the output to the modules; And a second multiplexer for applying the decoding blocks applied from the modules to the frame memory receiving the write address.
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