Claims (6)
레지스터 비트값을 제어하기 위한 루틴이 수행되는 장치에 있어서, 레지스터의 비트값을 가변시키기 위한 다수의 스위치 작동에 따른 신호를 출력하는 신호 입력부와; 인가되는 동기 신호에 따라 상기 신호 입력부의 스위치 작동에 따라 출력되는 신호를 입력하여 동기화시켜 출력하는 신호동기부와; 상기 신호 입력부에서 출력되는 스위치 작동에 따른 신호값을 논리 연산하여, 레지스터 비트값을 조절하기 위하여 설정된 루틴을 수행하기 위한 인터럽트 신호를 출력하는 인터럽트 신호 발생부와; 루틴 수행에 따라 인가되는 출력 명령을 디코딩하여 출력 인에이블 신호를 출력하는 디코드부와; 상기 신호 입력부에서 출력되는 스위치 작동에 따른 신호와 디코드부에서 출력되는 출력 인에이블 신호를 논리 연산하여 해당하는 래치 인에이블 신호를 출력하는 래치 신호 발생부와; 상기 디코드부에서 래치 인에이블 신호가 출력되면 상기 신호 동기부에서 출력되는 신호값을 래치시켰다가, 디코드부에서 출력 인에이블 신호가 출력되면 상기 신호 동기부에서 출력되는 신호값을 래치부로 이루어지는 것을 특징으로 하는 레지스터 비트 제어를 위한 스위치 신호 입력 장치.An apparatus in which a routine for controlling a register bit value is performed, the apparatus comprising: a signal input unit for outputting signals according to a plurality of switch operations for varying a bit value of a register; A signal synchronizing unit for inputting and synchronizing and outputting a signal output according to a switch operation of the signal input unit according to an applied synchronizing signal; An interrupt signal generator for performing a logic operation on a signal value according to a switch operation output from the signal input unit and outputting an interrupt signal for performing a routine set to adjust a register bit value; A decoder which decodes an output command applied according to a routine and outputs an output enable signal; A latch signal generation unit configured to perform a logic operation on a signal according to a switch operation output from the signal input unit and an output enable signal output from a decode unit to output a corresponding latch enable signal; When the latch enable signal is output from the decoder, the signal value output from the signal synchronizer is latched, and when the output enable signal is output from the decoder, the signal value output from the signal synchronizer includes a latch unit. Switch signal input device for register bit control.
제1항에 있어서, 상기한 신호 입력부는, 특정 레지스터의 비트값을 일정값 증가시키기 위한 증가 스위치와; 특정 레지스터의 비트값을 일정값 감소시키기 위한 스위치와; 특정 레지스터의 비트값을 제로화하기 위한 스위치와; 상기 다수의 스위치 작동에 따라 입력되는 신호를 안정화시키기 위한 다수의 댐핑 저항으로 이루어지는 것을 특징으로 하는 레지스터 비트 제어를 위한 스위치 신호 입력 장치.The apparatus of claim 1, wherein the signal input unit comprises: an increase switch for increasing a bit value of a specific register; A switch for decreasing a bit value of a specific register by a predetermined value; A switch for zeroing the bit value of the specific register; And a plurality of damping resistors for stabilizing an input signal according to the plurality of switch operations.
제1항에 있어서, 상기한 신호 동기부는, 상기 증가 스위치 작동에 따라 출력되는 신호를 인가되는 동기 신호에 따른 동기화시키는 제1D플립폴롭과; 상기 감소 스위치 작동에 따라 출력되는 신호를 인가되는 동기신호에 따라 동기화시키는 제2D플립플롭과; 상기 제로 스위치 작동에 따라 출력되는 신호를 인가되는 동기 신호에 따라 동기화시키는 제3D플립플롭으로 이루어지는 것을 특징으로 하는 레지스터 비트 제어를 위한 스위치 신호 입력 장치.The apparatus of claim 1, wherein the signal synchronizer comprises: a first D flip-flop for synchronizing a signal output according to the increase switch operation according to an applied sync signal; A second D flip-flop for synchronizing a signal output according to the reduction switch operation according to an applied synchronization signal; And a 3D flip-flop for synchronizing a signal output according to the zero switch operation according to an applied sync signal.
제1항에 있어서, 상기한 래치 신호 발생부는, 제1입력 단자가 상기 증가 스위치의 타측단자에 연결되고, 제2입력 단자가 상기 감소 스위치의 타측 단자에 연결되고, 제3입력 단자가 상기 제로 스위치의 타측 단자에 연결되고, 제4입력 단자가 상기 디코드부에 출력단자에 연결되어 인가되는 신호를 논리곱 연산하여 해당하는 논리 신호를 출력하는 제1앤드게이트로 이루어지는 것을 특징으로 하는 레지스터 비트 제어를 위한 스위치 신호 입력 장치.The method of claim 1, wherein the latch signal generator includes a first input terminal connected to the other terminal of the increase switch, a second input terminal connected to the other terminal of the decrease switch, and a third input terminal connected to the zero. Register bit control, characterized in that the first input gate is connected to the other terminal of the switch, and the fourth input terminal is connected to the output terminal of the decode unit to perform an AND operation on the applied signal and output a corresponding logic signal. Switch signal input device.
제1항에 있어서, 상기한 인터럽트 신호 발생부는, 제1입력 단자가 상기 증가 스위치의 타측단자에 연결되고, 제2입력 단자가 상기 감소 스위치의 타측 단자에 연결되고, 제3입력 단자가 상기 제로 스위치의 타측 단자에 연결되어 인가되는 신호를 논리곱 연산하여 해당하는 논리 신호를 출력하는 제2앤드 게이트(AND2)로 이루어지는 것을 특징으로 하는 레지스터 비트 제어를 위한 스위치 신호 입력 장치.The terminal of claim 1, wherein the interrupt signal generator comprises a first input terminal connected to the other terminal of the increase switch, a second input terminal connected to the other terminal of the decrease switch, and a third input terminal connected to the zero terminal. And a second end gate (AND2) connected to the other terminal of the switch to perform an AND operation on an applied signal to output a corresponding logic signal. 2.
제1항에 있어서, 상기한 래치부는, 입력 단자가 상기 제1D플립플롭의 출력 단자에 연결된 제1래치와; 입력 단자가 상기 제2D플립플롭의 출력 단자에 연결된 제2래치와; 입력 단자가 상기 제3플립플롭의 출력 단자에 연결된 제3래치와; 상기 다수의 래치의 출력단에 각각 연결되어 출력되는 신호를 안정화시켜 출력하는 다수의 저항으로 이루어지는 것을 특징으로 하는 레지스터 비트제어를 위한 스위치 신호 입력 장치.The latch of claim 1, wherein the latch unit comprises: a first latch having an input terminal connected to an output terminal of the first D flip-flop; A second latch connected to an output terminal of the second D flip-flop by an input terminal; A third latch connected to an output terminal of the third flip-flop by an input terminal; And a plurality of resistors connected to the output terminals of the plurality of latches, respectively, to stabilize and output the output signals.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.