KR970000758B1 - Frame rate conversion device combined with video decoder - Google Patents
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Abstract
Description
제1도는 본 발명에 적용되는 영상디코더의 구성도.1 is a block diagram of an image decoder applied to the present invention.
제2도는 코딩을 위한 영상신호의 단위구조도.2 is a unit structure diagram of an image signal for coding.
제3도는 본 발명에 의한 프레임율 변환장치의 구성도.3 is a block diagram of a frame rate converter according to the present invention.
제4도는 제3도의 프레임 변환장치의 일실시예시도.4 is a view showing an embodiment of the frame converter of FIG.
제5도는 제4도의 각 부분의 신호파형도.5 is a signal waveform diagram of each part of FIG.
제6도는 제3도의 프레임 변환장치의 다른 실시예시도.6 is another embodiment of the frame converter of FIG.
제7도는 제6도의 각 부분의 신호파형도.7 is a signal waveform diagram of each part of FIG.
제8도는 제4도 및 제6도의 프레임영역 구분부의 세부 구성도.FIG. 8 is a detailed configuration diagram of the frame region dividing unit of FIGS. 4 and 6.
제9도는 제3도의 프레임율 변환장치의 움직임 보상을 통한 보간과정도.9 is an interpolation process diagram through motion compensation of the frame rate converter of FIG.
제10도는 에러신호 및 매크로블럭타입신호를 이용한 프레임영역 구분표시도.10 is a frame region division display using an error signal and a macroblock type signal.
제11도는 제3도의 프레임율 변환장치의 프레임 보간과정을 나타낸 흐름도.11 is a flowchart illustrating a frame interpolation process of the frame rate converter of FIG. 3.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 입력단 12 : VLD 및 디멀티플렉싱부11 input 12: VLD and demultiplexing unit
13 : 역양자화부 14 : IDCT부13: inverse quantization unit 14: IDCT unit
15,17,22 : 래치 16 : 합산기15,17,22: Latch 16: Totalizer
18 : 가산기 19 : 프레임 메모리18: Adder 19: Frame Memory
20 : 플레임율 변환장치 21 : 움직임 보상부20 flame rate converter 21: motion compensation unit
본 발명은 프레임 보간을 통해 프레임율을 변환하는 영상디코더와 결합된 프레임율 변환장치에 관한 것이다.The present invention relates to a frame rate converting apparatus combined with an image decoder for converting a frame rate through frame interpolation.
일반적으로 영상을 디지탈로 전송하기 위해서는 높은 압축을 필요로 한다.In general, high compression is required to transmit images digitally.
예를 들어 원격지간의 회의(Teleconferencing)를 위한 H.261, 멀티미디어(Multimedia)를 위한 MPEGI, 디지탈 TV등 다목적용인 MPEG Ⅱ, 그외에 HDTV압축방법들이 있는데 이들 모두 놓은 압축을 위해, 시간축으로 존재하는 중복성을 없애기 위해 움직임 보상을 통한 압축방식을 적용한다. 미국에서는 HDTV압축방식을 MPEGⅡ와 호환성을 갖게끔 연구를 해가고 있다.For example, there are multipurpose MPEG II, such as H.261 for teleconferencing, MPEGI for multimedia, digital TV, and HDTV compression methods. To eliminate this problem, we apply the compression method through motion compensation. In the United States, HDTV compression is being studied to be compatible with MPEG II.
일반적으로 H.261,MPEGⅠ등에서는 압축율을 높이기 위해 위에서 설명한 개념 이외에도 시간축으로 데시메이션(Decimation)을 하여 프레임(Frame)율을 낮춰 코딩을 하게 된다.In general, in H.261 and MPEG I, in addition to the concept described above, the decimation is performed on the time axis to reduce the frame rate in order to increase the compression rate.
즉 프레임율을 25HZ나 30HZ로 낮추어 압축을 하는 것이다.In other words, the compression rate is lowered to 25HZ or 30HZ.
상기와 같이 압축을 하여 전송을 했다 하더라도 최종 디스플레이 단에서는 이를 다시 50HZ나 60HZ로 프레임율을 변환해 주어야 한다.Even if compression is performed as described above, the final display stage must convert the frame rate back to 50HZ or 60HZ.
미국 HDTV에서는 영산 소오스(Source)가 다양한 포맷을 수용할 수 있게끔 설계하고 있다.In US HDTV, Youngsan Source is designing to accommodate various formats.
특히 필름 모드(Film Mode)인 24HZ나 30HZ의 프레임율을 수용하는 것을 원칙으로 하고 있다.In particular, it is a rule to accommodate a frame rate of 24HZ or 30HZ which is a film mode.
역시 이것의 최종 Display단에서는 60HZ로 변환시켜 모니터에 디스플레이 해주어야 한다.In the final display stage, it should be converted to 60HZ and displayed on the monitor.
이러한 변환방법을 앞에서 엄급했다시피 눈에 거슬림을 없애기 위해서 움직임 보상을 통한 보간이 이루어져야 한다.As mentioned earlier, this conversion method must be interpolated with motion compensation to eliminate eye strain.
따라서 본 발명은 영상디코더에 전해진 신호들을 이용한 움직임 보상을 통해 보간하고 프레임율을 변환시키는 영상디코더와 결합된 프레임율 변환장치를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a frame rate conversion apparatus combined with an image decoder for interpolating and converting a frame rate through motion compensation using signals transmitted to the image decoder.
상기 목적을 달성하기 위해 본 발명은 입력되는 비트스트림을 의미있는 신호로 복원하고 분류하는 VLD(Variable Length Decoding) 및 디멀티플렉싱수단, 상기 VLD 및 디멀티플렉싱수단으로부터 출력되는 신호를 이용하여 역양자화 하는 역양자화 수단, 상기 역양자화 수단으로부터 출력되는 신호를 IDCT(Inverse Discrete Cosine Transform)처리하는 IDCT수단, 상기 VLD 및 디멀티플렉싱수단으로부터 출력되는 움직임정보를 이용하여 움직임을 보상하는 움직임 보상수단, 상기 IDCT수단과 움직임 보상수단으로부터 출력되는 신호를 가산하는 가산수단, 상기 가산수단으로부터 출력되는 신호를 저장하고 상기 움직임 보상수단으로 출력하는 프레임 메모리수단, 및 상기 VLD 및 디멀티플렉싱수단 또는 IDCT수단과 가산수단으로부터 출력되는 신호를 입력으로 프레임율을 변환하는 프레임율 변환수단으로 구성되는 것을 특징으로 한다.In order to achieve the above object, the present invention provides an inverse quantization using a signal output from the VLD (Variable Length Decoding) and demultiplexing means for restoring and classifying an input bitstream into a meaningful signal. A motion compensating means for compensating motion by using quantization means, IDCT means for processing an inverse discrete cosine transform (IDCT) signal output from the inverse quantization means, and motion information output from the VLD and demultiplexing means, and the IDCT means; Adding means for adding a signal output from the motion compensating means, a frame memory means for storing the signal output from the adding means and outputting the signal to the motion compensating means, and outputting from the VLD and demultiplexing means or IDCT means and adding means. To convert the frame rate to the input signal Frame rate and being composed of converting means.
이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
제1도는 본 발명에 적용되는 영상디코더의 구성도이고, 제2도는 코딩을 위한 영상신호의 단위구조도로서, 1은 입력단, 2는VLD(Variable Length Decoding) 및 디멀티플렉싱부, 3은 역양자화부, 4는 IDCT(Inverse Discrete Cosine Transform)부 5는 가산기, 6은 프레임 메모리, 7은 움직임 보상부, 8은 프레임, 9는 슬라이스, 10은 매크로블럭을 각각 나타낸다.1 is a block diagram of an image decoder according to an embodiment of the present invention, and FIG. 2 is a unit structure diagram of an image signal for coding, where 1 is an input terminal, 2 is a variable length decoding (VLD) and demultiplexing unit, and 3 is an inverse quantization unit. 4 denotes an inverse discrete cosine transform (IDCT) unit 5, an adder, 6 a frame memory, 7 a motion compensation unit, 8 a frame, 9 a slice, and 10 a macroblock.
상기 영상디코더는 제1도에 도시한 바와 같이 입력단(1)을 통해 들어오는 압축된 비트스트림이 입력되는 VLD 및 디멀티플렉싱부(1)에 역양자화부(3)를 연결하고, 상기 역양자화부(3)에 IDCT부(4)를 연결하고, 상기 VLD 및 디멀티플렉싱부(2)에 움직임 보상부(7)를 연결하고, 상기 움직임 보상부(7)에 프레임 메모리(6)를 연결하고, 상기 프레임 메모리(6)와 IDCT(4)에 가산기(5)를 연결하고, 상기 가산기(5)의 출력단에 상기 프레임 메모리(6)를 연결하여 구성한다.As shown in FIG. 1, the image decoder connects an inverse quantizer 3 to a VLD and a demultiplexer 1 to which a compressed bitstream coming through the input terminal 1 is input, and the inverse quantizer ( 3) an IDCT unit 4, a motion compensation unit 7 to the VLD and demultiplexing unit 2, a frame memory 6 to the motion compensation unit 7, and The adder 5 is connected to the frame memory 6 and the IDCT 4, and the frame memory 6 is connected to the output terminal of the adder 5.
상기 영상디코더는 압축된 비트스트림을 받아들여 VLD(Variable Length Decoding) 및 디멀티플렉싱부(2)에서 의미있는 신호로 복원하고 여러 신호로 분류된다.The video decoder receives the compressed bitstream, reconstructs it into a meaningful signal in the variable length decoding (VLD) and demultiplexer 2, and classifies the signal into several signals.
상기 VLD 및 디멀티플렉싱부(2)의 출력신호는 역양자화부, 및 IDCT(Inverse Discrete Cosine Transform)부(4)를 거친 후 움직임 정보신호를 받아들여 움직임 보상을 한 신호와 합쳐져서 다음 프레임의 움직임 보상을 위해 프레임 메모리(6)에 저장된다.The output signal of the VLD and demultiplexing unit 2 passes through an inverse quantization unit and an Inverse Discrete Cosine Transform (IDCT) unit 4, and then combines the signal with the motion compensation signal to compensate for the motion of the next frame. Is stored in the frame memory 6 for this purpose.
상기 VLD 및 디멀티플렉싱부(2)에서 출력되는 신호는 움직임 정보, 매크로블럭타입, 양자화 레벨, 및 계수신호 등을 들 수 있다.Signals output from the VLD and demultiplexing unit 2 may include motion information, macroblock types, quantization levels, coefficient signals, and the like.
코딩(Coding)을 위한 기본단위는 제2도에 도시한 바와 같이 매크로블럭(10)이며 움직임정보, 매크로블럭타입신호 등은 매크로블럭(10) 단위로 보내지게 되고 전송된 계수는 프레임간의 차, 즉 에러신호가 될 것이다.As shown in FIG. 2, the basic unit for coding is the macroblock 10. The motion information, the macroblock type signal, etc. are transmitted in the macroblock 10 unit, and the transmitted coefficient is the difference between the frames, It will be an error signal.
상기 매크로블럭(10)들이 모여서 슬라이스(9)가 되고, 상기 슬라이스(9)가 모여서 프레임이 되는데, 본 발명에서는 매크로블럭(10)의 한 수평전체에 해당하는 것을 슬라이스로 정의한다.The macroblocks 10 are gathered to form a slice 9, and the slices 9 are gathered to form a frame. In the present invention, a slice corresponding to one horizontal whole of the macroblock 10 is defined as a slice.
제3도는 본 발명에 의한 영상디코더와 결합된 프레임을 변환장치의 구성도로, 11은 입력단, 12는 VLD 및 디멀티플렉싱부, 13은 역양자화부, 14는 IDCT(Inverse Discrete Cosine Transform)부, 15, 17, 22는 래치, 16은 합산기, 18은 가산기, 19는 프레임 메모리, 20은 프레임율 변환장치, 21은 움직임 보상부를 각각 나타낸다.3 is a block diagram of an apparatus for converting a frame combined with an image decoder according to the present invention, 11 is an input terminal, 12 is a VLD and demultiplexing unit, 13 is an inverse quantization unit, 14 is an Inverse Discrete Cosine Transform (IDCT) unit, 15 , 17 and 22 are latches, 16 are adders, 18 are adders, 19 are frame memories, 20 are frame rate converters, and 21 are motion compensation units.
본 발명에 의한 영상디코더와 결합된 프레임율 변환장치는 제3도에 도시한 바와 같이 비트스트림이 입력되는 VLD 및 디멀티플렉싱부(12)에 역양자화부(13)를 연결하고, 상기 역양자화부(13)에 IDCT부(14)를 연결하고, 상기 VLD 및 디멀티플렉싱부(12)에 래치(22)와, 움직임 보상부(21)를 연결하고, 상기 움직임 보상부(21)에 프레임 메모리(19)를 연결하고, 상기 프레임 메모리(19)와 IDCT부(14)에 가산기(18)를 연결하고, 상기 가산기(18)의 출력단에 상기 프레임 메모리(19)를 연결하고, 상기 IDCT부(14)에 합산기(16)를 연결하고, 상기 합산기(16)에 래치(17)를 연결하고, 상기 VLD 및 디멀티플렉싱부(12)에 래치(15)를 연결하여 구성한다.In the frame rate converting apparatus combined with the image decoder according to the present invention, the inverse quantization unit 13 is connected to the VLD and the demultiplexing unit 12 into which the bitstream is input, as shown in FIG. An IDCT unit 14 is connected to the 13, a latch 22 and a motion compensator 21 are connected to the VLD and the demultiplexing unit 12, and a frame memory is connected to the motion compensator 21. 19), the adder 18 to the frame memory 19 and the IDCT unit 14, the frame memory 19 to the output terminal of the adder 18, the IDCT unit 14 Is connected to the summer 16, the latch 17 is connected to the summer 16, and the latch 15 is connected to the VLD and demultiplexing unit 12.
상기 VLD 및 디멀티플렉싱부(12)는 압축된 비트스트림을 입력단(11)으로부터 받아들여 의미있는 신호로 복원하고, 여러 신호로 분류한다.The VLD and demultiplexing unit 12 receives the compressed bitstream from the input terminal 11, reconstructs it into a meaningful signal, and classifies the signal into several signals.
상기 역양자화부(13)는 양자화에 필요한 신호를 상기 VLD 및 디멀티플렉싱부(12)로부터 받아들여 역양자화 하고, 상기 IDCT부(14)는 상기 역양자화된 신호를 IDCT(Inverse Discrete Cosine Transform) 처리한다.The inverse quantization unit 13 dequantizes the signal necessary for quantization from the VLD and the demultiplexing unit 12, and the IDCT unit 14 processes the inverse discrete cosine transform (IDCT). do.
또한 상기 가산기(18)에서는 상기 IDCT부(14)에서 출력된 신호와 움직임 보상된 신호를 합쳐서 다음 프레임의 움직임 보상을 위해 상기 프레임 메모리(19)에 저장하고 상기 프레임율 변환장치(20)로 출력한다.In addition, the adder 18 combines the signal output from the IDCT unit 14 with the motion compensated signal, and stores the same in the frame memory 19 to compensate for the motion of the next frame and outputs it to the frame rate converter 20. do.
상기 래치(15)는 상기 VLD 및 디멀티플렉싱부(12)로부터 매크로블럭타입신호를 받아 래치하고, 상기 래치(22)는 상기 VLD 및 디멀티플렉싱부(12)로부터 움직임 정보신호를 받아 래치하여 상기 프레임율 변환장치(20)로 출력한다.The latch 15 receives and latches a macroblock type signal from the VLD and demultiplexing unit 12, and the latch 22 receives and latches a motion information signal from the VLD and demultiplexing unit 12. Output to the rate converter 20.
상기 합산기(16)는 상기 IDCT부(14)로부터 에러신호를 받아 합산하고 상기 래치(17)로 출력하며, 상기 래치(17)는 상기 합산기(16)로부터 출력되는 신호를 래치하여 상기 프레임율 변환장치(20)로 출력한다.The adder 16 receives an error signal from the IDCT unit 14 and adds the error signal to the latch 17, and the latch 17 latches the signal output from the adder 16 to the frame. Output to the rate converter 20.
즉, 매크로블럭타입, 움직임 정보 및 에러신호의 매크로블럭 단위에서의 합신호가 상기 프레임율 변환장치(20)로 입력되고, 상기 래치(15,17,22)는 상기 합산기(16)에서 상기 에러신호의 합을 계산하므로서 발생하는 지연을 보상하여 매크로블럭 단위로 동기를 맞춘다.That is, the sum signal of the macroblock type, the motion information, and the error signal in the macroblock unit is input to the frame rate converter 20, and the latches 15, 17, and 22 are inputted by the summer 16. The delay caused by calculating the sum of error signals is compensated for and synchronized in units of macroblocks.
제4도는 제3도의 프레임 변환장치(20)의 일실시예를 나타낸 내부 구성도이고 제5도는 제4도의 각 부분의 신호파형도로 23, 24, 25, 26은 입력단, 17, 30, 34, 37, 38은 프레임 메모리, 28, 33은 1/2분 주기, 29, 42는 비교기, 32는 움직임 보상부위 보간부, 32는 가산기, 35는 프레임영역 구분부, 38, 39는 멀티플렉서, 40은 지연보상부, 41은 합산기를 각각 나타낸다.FIG. 4 is an internal configuration diagram showing an embodiment of the frame converter 20 of FIG. 3, and FIG. 5 is a signal waveform diagram of each part of FIG. 4, where 23, 24, 25, and 26 are input terminals, 17, 30, 34, 37 and 38 are frame memories, 28 and 33 are 1 / 2-minute periods, 29 and 42 are comparators, 32 are motion compensation interpolators, 32 are adders, 35 are frame area separators, 38 and 39 are multiplexers, and 40 are Delay compensation unit 41 denotes a summer.
상기 프레임 변환장치(20)는 제4도에 도시한 바와 같이 상기 가산기(18)로부터 출력되는 신호를 입력으로 하는 프레임 메모리(27)에 다른 프레임 메모리(30)를 연결하고, 상기 프레임 메모리(27,30)에 가산기(32)를 연결하고, 상기 가산기(32)에 1/2분주기(33)를 연결하고, 상기 래치(17)로부터 에러신호와 임계치가 입력되는 비교기(29)의 출력단과 상기 래치(15)로부터 입력되는 매크로블럭타입신호입력단(26)과 상기 래치(15)로부터 입력되는 매크로블럭타입신호입력단(26)과 상기 래치(22)로부터 입력되는 움직임 정보신호를 1/2 분주하는 1/2분주기(28)의 출력단을 프레임영역 구분부(35)의 입력단에 연결하고, 상기 1/2 분주기(28)와 프레임영역 구분부(35)와 프레임 메모리(27)에 움직임 보상부위 보간부(31)를 연결하고, 상기 움직임 보상부위 보간부(31)에 프레임 메모리(34)를 연결하고, 상기 프레임 메모리(27,30,34)와 1/2 분주기(33)와 프레임영역 구분부(35)에 멀티플렉서(36)를 뎐결하고, 상기 프레임 메모리(27)에 프레임 메모리(37)를 연결하고, 상기 멀티플렉서(36)에 프레임 메모리(38)를 연결하고, 상기 비교기(29)에 합산기(41)를 연결하고, 상기 합산기(41)의 출력단과 임계치 입력단에 비교기(42)를 연결하고, 상기 비교기(42)에 지연보상부(40)를 연결하고, 상기 프레임 메모리(37,38)와 지연보상부(40)에 멀티플렉서(39)를 연결하여 구성한다.As shown in FIG. 4, the frame converter 20 connects another frame memory 30 to a frame memory 27 that receives a signal output from the adder 18, and the frame memory 27 And an output terminal of the comparator 29 to which an adder 32 is connected to the adder 32, a 1/2 divider 33 is connected to the adder 32, and an error signal and a threshold are input from the latch 17. Dividing the macro block type signal input terminal 26 input from the latch 15, the macro block type signal input terminal 26 input from the latch 15, and the motion information signal input from the latch 22 into 1/2 The output terminal of the 1/2 divider 28 is connected to the input terminal of the frame region divider 35, and the 1/2 divider 28, the frame region divider 35, and the frame memory 27 move. The compensation part interpolator 31 is connected, and the frame memory 34 is connected to the motion compensation part interpolator 31. ), A multiplexer 36 is connected to the frame memories 27, 30, 34, 1/2 divider 33, and frame region separator 35, and a frame memory is connected to the frame memory 27. (37), a frame memory (38) to the multiplexer (36), a summer (41) to the comparator (29), and a comparator at the output and threshold input of the summer (41). And a delay compensator 40 connected to the comparator 42 and a multiplexer 39 connected to the frame memories 37 and 38 and the delay compensator 40.
상기 디코더의 출력신호는 프레임 메모리(27)에 저장되고, 상기 움직임 정보신호는 1/2 분주기(28)에서 2분주하여 반만큼 이동시키는 것으로 하고, 상기 에러신호는 상기 비교기(29)에서 임계치와 비교되고, 상기 비교기(29)의 출력신호와 매크로블럭타입신호는 상기 프레임영역 구분부(35)에 입력되어 프레임영역을 구분하도록 한다.The output signal of the decoder is stored in the frame memory 27, and the motion information signal is shifted by half by dividing in half frequency divider 28, and the error signal is thresholded in the comparator 29. And the output signal and the macroblock type signal of the comparator 29 are input to the frame region separator 35 to distinguish the frame region.
상기 프레임영역 구분부(35)에서 구분되는 프레임영역을 정지부, 덮여진 부(Covered Region), 개방된 부(Uncovered Region) 및 움직임 보상부이다.The frame region divided by the frame region separator 35 is a stop, a covered region, an uncovered region, and a motion compensator.
상기 프레임영역이 움직임 보상부이면 상기 프레임영역 구분부(35)는 상기 멀티플렉서(36)를 제어하여 그 분주된 움직임 정보가 상기 움직임 보상부위 보간부(31)에 입력되어 실제 움직임의 반만큼 이동한 신호로 보간되어 상기 프레임 메모리(34)에 저장되어 출력되는 신호를 선택하도록 한다.If the frame area is a motion compensator, the frame area divider 35 controls the multiplexer 36 so that the divided motion information is input to the motion compensator interpolator 31 to move by half of the actual motion. The signal is interpolated to select a signal stored and output in the frame memory 34.
상기 프레임영역 구분부(35)에서 구분되는 프레임영역이 정지부이면 상기 프레임영역 구분부(35)는 양 프레임의 평균값으로 보간할 수 있도록 하기 위해 상기 프레임 메모리(27,30)를 통과한 신호의 평균인 상기 1/2 분주기(33)의 출력이 출력되도록 상기 멀티플렉서(36)의 선택을 제어한다.If the frame area divided by the frame area divider 35 is a stop, the frame area divider 35 is configured to control the interpolation of the signals passing through the frame memories 27 and 30 so that the frame area divider 35 can interpolate to an average value of both frames. The selection of the multiplexer 36 is controlled such that the output of the half divider 33 which is an average is output.
상기 프레임영역 구분부(35)에서 구분되는 프레임영역이 개방된 부이면, 상기 프레임영역 구분부(35)는 앞 프레임에서 읽어오도록 하기 위해 전 프레임의 신호, 즉 상기 프레임 메모리(27)의 출력이 출력되도록 상기 멀티플렉서(36)의 선택을 제어한다.If the frame area divided by the frame area divider 35 is an open portion, the frame area divider 35 outputs a signal of the previous frame, that is, the output of the frame memory 27 so that it is read from the previous frame. The selection of the multiplexer 36 is controlled to be output.
상기와 같은 보상동작은 한 프레임의 기간동안 이루어므로 지연보상이 필요하게 된다.Since the compensation operation is performed for one frame period, delay compensation is necessary.
따라서, 상기 프레임 메모리(27)의 출력은 다시 프레임 메모리(30)를 통해 지연보상을 하게 되고 상기한 여러 영역에 맞게 보간된다.Therefore, the output of the frame memory 27 is subjected to delay compensation through the frame memory 30 again and interpolated according to the above-mentioned various areas.
상기와 같이 영역에 맞는 보간방법을 선택하여 출력된 신호는 상기 멀티플렉서(36)를 통해 상기 프레임 메모리(38)에 저장되고, 앞 프레임의 입력신호, 즉 프레임 메모리(37,38)에 저장된 신호는 상기 멀티플렉서(39)를 통해 최종 출력형태로 변환된다.The signal output by selecting the interpolation method suitable for the region as described above is stored in the frame memory 38 through the multiplexer 36, and the input signal of the previous frame, that is, the signal stored in the frame memories 37 and 38, is The multiplexer 39 converts the final output form.
즉, 입력의 1프레임 기간동안 2회 읽는데, 상기 프레임 메모리(37,38)의 출력을 1프레임 기간동안 번갈아 가며 한번씩 읽도록 하는데 각 부분의 신호파형은 제5도에 도시한 바와 같다.That is, the data is read twice in one frame period of input, and the outputs of the frame memories 37 and 38 are read alternately in one frame period. The signal waveforms of the respective parts are shown in FIG.
상기 비교기(29)의 출력은 상기 합산기(41)에 입력되고, 그 출력은 다시 임계치와 상기 비교기(42)에서 비교되고, 그 결과는 상기 지연보상부(40)에 입력되어 상기 멀티플렉서(39)의 선택을 제어한다.The output of the comparator 29 is input to the summer 41, the output is again compared with a threshold at the comparator 42, and the result is input to the delay compensator 40 to provide the multiplexer 39. Control the selection.
즉, 에러신호가 어느 임계치보다 큰 매크로블럭 갯수가 한 프레임에서 어느 임계치 이상이면 장면변화(Scene Change)가 발생한 것으로 보고 상기 멀티플렉서(39)가 보간된 프레임인 상기 프레임 메모리(38)의 출력을 선택하지 않고 상기 프레임 메모리(37)의 출력만 두 번 반복해서 선택하도록 조절한다.That is, if the number of macroblocks in which the error signal is larger than a certain threshold is greater than a certain threshold in one frame, it is determined that a scene change has occurred and the output of the frame memory 38 that is the interpolated frame is selected by the multiplexer 39. Instead, it adjusts so that only the output of the frame memory 37 is repeatedly selected twice.
제6도는 제4도의 프레임율 변환장치(20)의 다른 실시예를 나타낸 세부 구성도, 제7도는 제6도의 각부분의 신호파형도로, 53, 54, 55, 56은 입력단, 57, 60, 65는 프레임 메모리, 58, 62는 1/2분주기, 59, 70은 비교기, 61은 가산기, 363은 움직임 보상보위 보간부, 64 프레임영역 구분부, 66, 68은 멀티플렉서, 67은 합산기, 69는 지연보상기를 각각 나타낸다.FIG. 6 is a detailed block diagram showing another embodiment of the frame rate converter 20 of FIG. 4, and FIG. 7 is a signal waveform of each part of FIG. 6, and 53, 54, 55, 56 are input terminals 57, 60, 65 is frame memory, 58, 62 is 1/2 divider, 59, 70 is comparator, 61 is adder, 363 is motion compensation interpolation, 64 frame area divider, 66, 68 is multiplexer, 67 is summer, 69 denotes a delay compensator, respectively.
상기 프레임율 변환장치(20)는 제6도에 도시한 바와 같이 가산기(18)로부터 출력되는 신호를 입력으로 하는 프레임 메모리(57)에 프레임 메모리(57)를 연결하고, 상기 프레임 메모리(57,58)의 출력단에 가산기(61)을 연결하고, 상기 가산기(61)에 1/2 분주기(62)를 연결하고, 상기 래치(22)로부터 출력되는 움직임 정보신호가 입력되는 입력단(54)에 1/2 분주기(56)를 연결하고, 상기 래치(17)로부터 입력되는 에러신호가 입력되는 입력단에 임계치가 입력되는 비교기(59)를 연결하고, 상기 1/2 분주기(58)와 비교기(59)와 상기 래치(15)로부터 매크로블럭타입신호가 입력되는 입력단(56)에 프레임영역 구분부(64)를 연결하고, 상기 1/2분주기(58)와 프레임영역 구분부(64)와 프레임 메모리(60)에 움직임 보상부위 보간부(63)를 연결하고, 상기 움직임 보상부위 보간부(63)에 프레임 메모리(65)를 연결하고, 상기 프레임 메모리(57,60,65)와 1/2 분주기(62)와 프레임영역 구분부(64)에 멀티플렉서(66)를 연결하고, 상기 비교(59)에 합산기(67)를 연결하고, 상기 합산기(67)에 임계치가 입력되는 비교기(70)를 연결하고, 상기 비교기(70)에 지연보상부(69)를 연결하고, 상기 지연보상부(69)와 프레임 메모리(60)와 멀티플렉서(66)에 멀티플렉서(68)를 연결하여 구성하므로써 입력속도보다는 출력프레임율의 속도에 맞춰 동작시켜 프레임 메모리의 갯수를 줄일 수 있다.The frame rate converter 20 connects the frame memory 57 to a frame memory 57 which receives a signal output from the adder 18 as shown in FIG. An adder 61 is connected to an output terminal of 58, a 1/2 divider 62 is connected to the adder 61, and an input terminal 54 to which a motion information signal output from the latch 22 is input. A 1/2 divider 56 is connected, a comparator 59 in which a threshold value is input to an input terminal to which an error signal input from the latch 17 is input, and a 1/2 divider 58 and a comparator are connected. A frame area divider 64 is connected to an input terminal 56 to which a macroblock type signal is input from the 59 and the latch 15, and the 1/2 divider 58 and the frame area divider 64 are connected. And a motion compensation part interpolator 63 to the frame memory 60, and a frame method to the motion compensation part interpolator 63. A multiplexer 66 to a frame memory 57, 60, 65, a 1/2 divider 62, and a frame region divider 64, and to the comparison 59. A summer 67 is connected, a comparator 70 having a threshold value input thereto is connected to the summer 67, a delay compensator 69 is connected to the comparator 70, and the delay compensator 69 is connected to the comparator 70. By connecting the multiplexer 68 to the frame memory 60 and the multiplexer 66, the number of frame memories can be reduced by operating at an output frame rate rather than an input rate.
즉, 입력의 1프레임 기간동안에 1프레임을 두 번 반복해서 읽게 되고 다시 1프레임 뒤에 다른 프레임 메모리(60)에 저장한 뒤 두배의 속도로 읽어내게 된다.That is, one frame is repeatedly read twice during one frame period of input, and is stored in another frame memory 60 one frame later and then read at twice the speed.
상기 디코더의 출력신호는 프레임 메모리(57)에 저장되고, 상기 움직임 정보신호는 1/2 분주(58)에서 2분주하여 반만큼만 이동시키는 것으로 하고, 상기 에러신호는 상기 비교기(59)에서 임계치와, 비교되고, 상기 비교기(59)의 출력신호와 매크로블럭타입신호는 상기 프레임영역 구분부(64)에 입력되어 프레임영역을 구분하도록 한다.The output signal of the decoder is stored in the frame memory 57, and the motion information signal is divided by half in two divisions 58 and moved only by half. The error signal is compared with a threshold in the comparator 59. Compared with each other, the output signal and the macroblock type signal of the comparator 59 are input to the frame region separator 64 to distinguish the frame region.
상기 프레임영역 구분부(64)에서 구분되는 동작 및 처리과정과 합산기(67), 비교기(70) 및 지연보상기(69)의 동작 및 처리과정은 프레임율 변환장치(20)와 동일하다.The operations and processes of the frame area divider 64 and the operations and processes of the adder 67, the comparator 70, and the delay compensator 69 are the same as those of the frame rate converter 20.
상기 멀티플렉서(66)에서 출력되는 신호와 상기 프레임 메모리(60)에서 출력되는 신호는 프레임 메모리를 거치지 않고 곧장 상기 멀티프렉서(68)를 통해 최종 출력된다.The signal output from the multiplexer 66 and the signal output from the frame memory 60 are finally output directly through the multiplexer 68 without passing through the frame memory.
즉, 입력의 반프레임 기간동안에 움직임 보상부위를 보간하여 프레임(65)에 저장한 뒤 읽어내게 되고 동시에 동기에 맞게 프레임간 평균, 즉 1/2 분주기(62)의 출력, 전 프레임에서 읽은 값, 및 뒷 프레임에서 읽어온 값들은 상기 멀티플렉서(66)에 입력된다.That is, during the half frame period of the input, the motion compensation part is interpolated, stored in the frame 65 and read out, and at the same time, the inter-frame average, that is, the output of the half frequency divider 62 and the value read in the previous frame, are synchronized. The values read from the frames, and, are input to the multiplexer 66.
역시 매크로블럭타입신호, 에러신호 및 움직임 정보를 이용하여 상기 프레임영역 구분부(64)에서는 상기 멀티플렉서(66)의 입력중에서 영역에 해당하는 입력 하나를 선택하여 후단 멀티플렉서(68)에 입력시키도록 한다.In addition, the frame region separator 64 selects one of the inputs corresponding to the region from the input of the multiplexer 66 and inputs it to the rear multiplexer 68 by using a macroblock type signal, an error signal, and motion information. .
또한, 프레임 메모리(60)에 저장된 입력신호도 역시 상기 멀티플렉서(68)에 입력되어 입력의 첫 반프레임 기간동안에는 입력프레임을 선택하고 남은 반프레임 기간동안에는 상기 멀티플렉서(66)의 출력, 즉 보간된 프레임을 선택하도록 한다.In addition, an input signal stored in the frame memory 60 is also input to the multiplexer 68 to select an input frame during the first half frame period of the input and output the multiplexer 66 during the remaining half frame period, that is, an interpolated frame. To select it.
역시 에러신호가 임계치보다 큰 매크로블럭 갯수를 프레임 단위로 계산하여 장면변화를 검출하여 장면변화가 발생했으면 보간된 프레임을 선택하지 않고 입력프레임을 두 번 반복해서 선택하도록 상기 멀티플렉서(68)를 조절한다.Also, the multiplexer 68 is adjusted to repeatedly select an input frame twice without selecting an interpolated frame if a scene change occurs by calculating the number of macroblocks in which the error signal is larger than a threshold in units of frames. .
상기와 같이 동작하는 프레임율 변환장치(20)의 동작과정을 나타내는 신호파형은 제7도에 도시한 바와 같다.Signal waveforms showing the operation of the frame rate converter 20 operating as described above are shown in FIG.
먼저 매크로블럭타입신호가 모션 컴펜세이티드(Motion Compensated)이고 에러신호가 임계치보다 작을 경우 (48)에만 움직임 보상영역으로 결정을 하고 움직임 정보를 이용하여 이러한 영역을 상기 움직임 보상 영역 기록부(49)에 기록하여 두고 상기 기록된 메모리 출력은 지연보상된 매크로블럭타입신호와 합해져서 최종 멀티플렉서 선택조절부(50)에서 판정을 하여 상기 멀티플렉서(36,66)의 입력중 하나를 선택하도록 한다.First, when the macroblock type signal is Motion Compensated and the error signal is smaller than the threshold value, the motion compensation area is determined as the motion compensation area only when the signal is 48 and the motion information is transferred to the motion compensation area recording unit 49 using the motion information. The recorded memory output is combined with the delay compensated macroblock type signal to be judged by the final multiplexer selection control unit 50 to select one of the inputs of the multiplexers 36 and 66.
제8도는 제4도 및 제6도의 프레임영역 구분부(35,64)의 세부 구성도로, 43, 44, 45는 입력단, 46은 매크로블럭타입 분류부, 47, 51은 지연보상부, 48은 AND 게이트, 49는 움직임 보상영역 기록부, 50은 멀티플렉서 선택조절부, 52는 인버터를 각각 나타낸다.8 is a detailed configuration diagram of the frame area separators 35 and 64 of FIGS. 4 and 6, where 43, 44, and 45 are input terminals, 46 is a macroblock type classification unit, 47 and 51 are delay compensation units, and An AND gate, 49 denotes a motion compensation region recording unit, 50 denotes a multiplexer selection control unit, and 52 denotes an inverter.
상기 프레임영역 구분부(35,64)는 제8도에 도시한 바와 같이 매크로블럭타입신호가 입력되는 입력단(43)에 매크로블럭타입 분류부(46)를 연결하고, 상기 비교기(29,59)로부터 에러신로가 입력되는 입력단(44)에 인버터(52)를 연결하고, 상기 매크로블럭타입 분류부(46)와 인버터(52)에 지연보상부(47)를 연결하고, 상기 인버터(52)와 매크로블럭타입 분류부(46)에 AND 게이트(48)를 연결하고, 상기 AND 게이트(48)와 상기 1/2 분주기(28,58)로부터 출력되는 움직임 정보신호가 입력되는 입력단(45)에 움직임 보상영역 기록부(49)를 연결하고, 상기 지연보상부(47)와 움직임 보상영역 기록부(49)에 멀티플렉서(36,66)와, 선택조절부(50)를 연결하고, 상기 멀티플렉서 선택조절부(50)에 지연보상부(51)를 연결하고, 상기 AND 게이트(48)의 출력은 상기 움직임 보상부위 보간부(31,63)에 출력되도록 연결하여 구성한다.The frame area separators 35 and 64 connect the macroblock type classifier 46 to the input terminal 43 to which the macroblock type signal is input, as shown in FIG. 8, and the comparators 29 and 59. Inverter 52 is connected to an input terminal 44 through which an error path is inputted, a delay compensator 47 is connected to the macroblock type classification unit 46 and the inverter 52, and the inverter 52 is connected. And an AND terminal 48 connected to the macroblock type classification unit 46, and an input terminal 45 to which a motion information signal output from the AND gate 48 and the 1/2 dividers 28 and 58 is input. A motion compensation region recorder 49, a multiplexer 36, 66, and a selection controller 50 to the delay compensator 47 and the motion compensation region recorder 49. The delay compensator 51 is connected to the unit 50, and the output of the AND gate 48 is output to the motion compensation interpolators 31 and 63. It constitutes connected to.
상기 매크로블럭타입신호는 상기 매크로블럭타입 분류부(46)에서 인트라 프레임(Intra-Frame), 모션 컴펜세이티드(Motion Compensated), 및 논모션 컴펜세이티드 인터 프레임(Non-Motion Compensated Inter Frame)으로 분류되어 상기 지연보상부(47)로 입력된다.The macroblock type signal is transmitted from the macroblock type classification unit 46 to an intra-frame, motion-compressed, and non-motion-compressed interframe. It is classified and input to the delay compensator 47.
상기 지연부상부(47)는 에러신호를 인버팅한 신호의 제어를 받고, 상기 매크로블럭타입신호의 모션, 논모션신호는 상기 인버터(52)의 출력신호와 함께 상기 AND 게이트(48)에서 논리곱되어 상기 움직임 보상영역 기록부(49)로 출력되어 상기 움직임 정보신호의 제어에 따라 상기 멀티플렉서 선택조절부(50)로 출력되고, 상기 멀티플렉서 선택조절부(50)는 상기 매크로블럭타입 분류부(46)로부터 출력되어 상기 지연보상부(47)에서 지연보상된 신호를 상기 움직임 보상영역 기록부(49)의 출력에 따라 상기 지연보상부(51)로 출력한다.The delay portion 47 is controlled by the signal inverting the error signal, and the motion and non-motion signal of the macro block type signal is logic at the AND gate 48 together with the output signal of the inverter 52. Multiplied and output to the motion compensation region recording unit 49, and output to the multiplexer selection control unit 50 in accordance with the control of the motion information signal, the multiplexer selection control unit 50 is the macroblock type classification unit 46 The delay compensation unit 47 outputs the delay compensated signal from the delay compensation unit 47 to the delay compensation unit 51 according to the output of the motion compensation region recording unit 49.
먼저 매크로블럭타입신호가 모션 컴펜세이티드(Motion Compensated)이고 에러신호가 임계치보다 작을 경우 (48)에만 움직임 보상영역으로 결정을 하고 움직임 정보를 이용하여 이러한 영역을 상기 움직임 보상영역 기록부(49)에 기록하여 두고 상기 기록된 메모리 출력은 지연보상된 매크로블럭타입신호와 합해져서 최종 멀티플렉서 선택조절부(50)에서 판정을 하여 상기 멀티플렉서(36,66)의 입력중 하나를 선택하도록 한다.First, when the macroblock type signal is Motion Compensated and the error signal is smaller than the threshold value, the motion compensation area is determined to be a motion compensation area (48) only. The recorded memory output is combined with the delay compensated macroblock type signal to be judged by the final multiplexer selection control unit 50 to select one of the inputs of the multiplexers 36 and 66.
제9도는 제3도의 프레임율 변환장치(20)의 움직임 보상을 통한 보간과정도이다.9 is an interpolation process diagram through motion compensation of the frame rate converter 20 of FIG. 3.
움직임 보상을 통해 프레임을 삽입할 경우는 제9도에 도시한 바와 같이 양 프레임간의 움직임 정보를 찾아 보간하려는 프레임의 영역을 몇가지로 분류하여 보간한다.In the case of inserting a frame through motion compensation, as shown in FIG. 9, the area of the frame to be interpolated is searched and interpolated into several areas.
즉, 양 프레임(nht,(n+1)th)간에 변호가 없는 정지부 움직임이 존재하는 움직임 보상부, 다음 프레임((n+1)th)으로 움직이는 부위가 이동함에 따라 뒤에 숨어있다가 나타나는 덮여진 부(Covered Region), 및 다음 프레임((n+1)th)으로 움직이는 부위가 이동함에 따라 가려지는 개방된 부(Uncovered Region)로 분류한다.That is, the motion compensator with unchanged stop motion exists between both frames (n ht and (n + 1) th ), and is hidden behind as the moving part moves to the next frame ((n + 1) th ). It is classified as a Covered Region that appears and an Uncovered Region that is covered as the moving part moves to the next frame ((n + 1) th ).
상기와 같이 분류하여 정지부이면 양 프레임간 평균으로 하거나 앞 또는 뒤 프레임으로 대치하여, 움직임 보상부이면 움직임 정보를 이용하여 보간하고, 덮여진 부이면 다음 프레임((n+1)th)에서 읽어온 신호로 보간을 하고, 개방된 부인 경우에는 전프레임(nth)에서 읽어온 신호를 이용하여 보간하면 된다.By replacing the classification stop unit if both the average inter-frame or front or the rear frame in the manner described above, if the motion compensator is part binary interpolation using the motion information, and covered reading in the next frame ((n + 1) th) Interpolation is performed with the ON signal, and in the case of an open denial, interpolation is performed using a signal read from the previous frame n th .
제10도는 에러신호 및 매크로블럭타입신호를 이용한 프레임영역 구분표시도로, 제10도를 참조하여 프레임 영역을 구분하는 방법을 살펴보면 다음과 같다.FIG. 10 is a frame region classification indicator using an error signal and a macroblock type signal. Referring to FIG. 10, a method of classifying frame regions is as follows.
에러신호가 어느 임계치보다 큰 경우에는 무조건 개방된 영역으로 판정하고 에러신호가 임계치보다 작은 경우에는 상기 매크로블럭타입신호에 따라 분류한다.If the error signal is larger than a certain threshold, it is determined as an open area unconditionally. If the error signal is smaller than the threshold, the signal is classified according to the macroblock type signal.
즉, 매크로블럭타입신호가 인트라 프레임 코딩 모드(Intra Frame Coding Mode)임을 나타내면 개방된 부로 판단하고, 모션 컴펜세이티드 모드(Motion Compen sated Inter Frame Mode)임을 나타내면 정지부로 판단한다.That is, if it is indicated that the macroblock type signal is an intra frame coding mode, it is determined to be open, and if it is indicated to be a motion compensated inter frame mode, it is determined as a stop.
제11도는 제3도의 프레임율 변환장치(20)의 프레임 보간과정을 나타낸 흐름도로, 프레임 보간과정을 제11도를 참조하여 설명하면 다음과 같다.FIG. 11 is a flowchart illustrating a frame interpolation process of the frame rate converter 20 of FIG. 3. Referring to FIG. 11, the frame interpolation process is described below.
먼저 에러가 설정된 임계치 이상인지 검색하여(100) 임계치 이상이면 앞 프레임(nth)에서 읽어오고(107), 임계치 이하이면 정지부인지 검색한다(101).First, it is searched whether the error is equal to or greater than the set threshold (100). If the threshold is greater than or equal to the threshold, the previous frame (n th ) is read (107).
정지부이면 양 프레임의 평균값으로 보간하고(102), 정지부가 아니면 매크로블럭타입의 인트라 프레임 모드인지 검색하여(103), 인트라 프레임 모드이면 앞 프레임(nth)에서 읽어오고, 인트라 프레임 모드가 아니면 덮여진 영역인지 검색한다(104).If it is still, interpolate to the average value of both frames (102), if not, search for macroblock type intra frame mode (103); if it is intra frame mode, read from the previous frame (n th ); Search if it is a covered area (104).
덮여진 영역이면 뒷 프레임((n+1)th)에서 읽어오고(105), 덮어진 영역이 아니면 움직임 보상을 통한 보간을 수행한다(106).If it is a covered area, it reads from the rear frame ((n + 1) th ) (105). If not, it performs interpolation through motion compensation (106).
상기와 같이 구성되어 동작하는 본 발명은 디코더로부터 출력되는 에러신호들을 이용하여 프레임영역을 구분하므로써 프레임 보간을 쉽게 할 수 있는 효과가 있으며 HDTV 수상기, 비디오폰, 화상회의 시스템, 멀티미디어 등에 효율적으로 적용시킬 수 있다.The present invention constructed and operated as described above has an effect of easily interpolating frames by dividing frame regions by using error signals output from a decoder, and can be efficiently applied to HDTV receivers, video phones, video conferencing systems, and multimedia. Can be.
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