KR960039642A - 입력변수간의 계층화된 상관을 사용해서 탐색된 2분결정그래프를 사용한 논리회로의 합성방법 - Google Patents

입력변수간의 계층화된 상관을 사용해서 탐색된 2분결정그래프를 사용한 논리회로의 합성방법 Download PDF

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Abstract

합성할 논리회로를 규정하는 논리함수로 2분결정그래프를 생성하고 이 그래프를 사용해서 논리회로를 합성하는 방법에 관한 것으로서, 원하는 조건을 충족하는 2분결정그래프를 주어진 논리함수에 따라서 효율적으로 탐색하고 이 2분결정그래프를 사용해서 논리회로를 합성하는데 적합한 논리회로의 합성방법을 제공하기 위해서, 합성할 논리회로의 1군의 입력신호를 나타내는 1군의 입력변수와 이 논리회로의 적어도 1개의 출력신호를 나타내는 출력변수 사이의 관계를 규정하는 논리함수에 따라서 그 논리회로를 계산기 시스템에 의해 합성하는 방법으로서, 계산기 시스템에 의해 실행되는 스텝으로서 각각 1군의 입력변수 사이의 논리적인 상관의 강도를 계층적으로 나타내는 계층구조로서 여러개의 계층화된 그룹을 논리함수에 따라서 결정하고, 여기에서 상대적으로 상위인 그룹은 상호 상대적으로 작은 상관을 갖는 멤버를 포함하고, 각 그룹의 멤버는 그 그룹보다 하나하위인 적어도 1개의 그룹 또는 그 그룹보다 하위인 다른 1개 또는 여러개의 그룹중의 어느 것에도 속해 있지 않은 적어도 1개의 입력변수이고, 여러개의 계층화된 그룹을 상위의 그룹부터 순차 선택하고, 스텝(b)에서 1개의 그룹이 선택될 때마다 그 선택된 그룹의 멤버간의 그룹내 순서를 소정의 조건을 충족시키도록 결정하고, 스텝(c)를 여러개의 그룹의 각각에 대해서 실행한 결과 결정된 여러개의 계층화된 그룹의 각각에 대한 그룹내 순서에 의해 정해지는 1군의 변수의 순서에 대응하는 2분결정그래프를 논리함수에 대한 2분결정그래프로서 결정하고, 결정된 2분결정그래프를 논리회로에 매핑하고 얻어진 논리회로를 논리함수에 대한 논리회로로서 출력하도록 하였다.
이렇게 하는 것에 의해서, 주어진 논리회로의 사양에 따라 실용시간내에 소정의 조건을 충족하는 2분결정그래프를 효율적으로 탐색할 수 있어 트랜지스터수가 적은 간단한 논리회로를 합성하는 것이 가능하게 되고, 또 주어진 논리회로사양에 따라 지연시간이 짧은 논리회로를 합성하는데 사용할 수 있는 2분결정그래프를 효율적으로 탐색할 수 있고 이와 같은 특징을 갖는 논리회로를 합성하는 것이 가능하게 된다는 등의 효과가 얻어진다.

Description

입력변수간의 계층화된 상관을 사용해서 탐색된 2분결정그래프를 사용한 논리회로의 합성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 의한 논리회로를 합성하기 위한 계산기 시스템과 그곳에 사용하는 논리회로 합성프로그램의 개략적인 구성도, 제2도는 본 발명의 제1실시예에 의한 기능설계부터 반도체 집적회로의 제조까지의 흐름도, 제3도는 제1도의 논리회로 합성프로그램에 사용하는 그룹간 상관트리 작성루틴의 흐름도.

Claims (34)

  1. 합성할 논리회로의 1군의 입력신호를 나타내는 1군의 입력변수와 이 논리회로의 적어도 1개의 출력신호를 나타내는 출력변수 사이의 관계를 규정하는 논리함수에 따라서 그 논리회로를 계산기 시스템에 의해 합성하는 방법으로서, 상기 계산기 시스템에 의해 실행되는 스텝으로서 (a) 각각 상기 1군의 입력변수 사이의 논리적인 상관의 강도를 계층적으로 나타내는 계층구조로서 여러개의 계층화된 그룹을 상기 논리함수에 따라서 결정하고, 여기에서 상대적으로 상위인 그룹은 상호 상대적으로 작은 상관을 갖는 멤버를 포함하고, 각 그룹의 멤버는 그 그룹보다 하나 하위인 적어도 1개의 그룹 또는 그 그룹보다 하위인 다른 1개 또는 여러개의 그룹중의 어느 것에도 속해 있지 않은 적어도 1개의 입력변수이고, (b) 상기 여러개의 계층화된 그룹을 상위의 그룹부터 순차 선택하고, (c) 스텝(b)에서 1개의 그룹이 선택될 때마다 그 선택된 그룹의 멤버간의 그룹내 순서를 소정의 조건을 충족시키도록 결정하고, (d) 스텝(c)를 상기 여러개의 그룹의 각각에 대해서 실행한 결과 결정된 상기 여러개의 계층화된 그룹의 각각에 대한 그룹내 순서에 의해 정해지는 상기 1군의 변수의 순서에 대응하는 2분결정그래프를 상기 논리함수에 대한 2분결정그래프로서 결정하고, (e) 결정된 2분결정그래프를 논리회로에 매핑하고 얻어진 논리회로를 상기 논리함수에 대한 논리회로로서 출력하는 스텝을 포함하는 논리회로의 합성방법.
  2. 제1항에 있어서, 상기 여러개의 계층화된 그룹내의 최하위의 그룹은 상기 1군의 입력변수중 상호 대칭적으로 강한 상관을 갖는 일부의 여러개의 입력변수를 멤버로서 포함하고, 상기 최하위의 그룹보다 상위인 여러개의 그룹의 각각은 그 각 그룹보다 하나 하위인 그룹과 상기 1군의 입력변수중의 그 각 그룹보다 하위인 1개 또는 여러개의 그룹중의 어느 것에도 속해 있지 않은 입력변수로서, 그 각 그룹보다 하나 하위인 그룹에 대해서 상대적으로 강한 상관을 갖는 적어도 1개의 입력변수를 멤버로서 포함하는 논리회로의 합성방법.
  3. 제2항에 있어서, 스텝(c)에서 결정되는 상기 그룹내 선택된 그룹에 속하는 1개 또는 여러개의 입력변수 및 1개 또는 여러개의 그 선택된 그룹의 하나 하위인 그룹간의 상기 하나 하위인 그룹을 1개의 입력변수로 간주했을 때의 순서이고, 상기 선택된 그룹이 최하위의 그룹일 때에는 상기 그룹내 순서는 상기 선택된 그룹에 속하는 여러개의 입력변수 사이의 순서이며, 스텝(c)는 상기 선택된 그룹보다 상위인 그룹이 있을 때에는 그 상위의 그룹에 대해서 스텝(c)를 실행했을 때에 결정된 그룹내 순서와 상기 선택된 그룹보다 하위인 그룹이 있을 때에는 그 하위의 그룹에 대해서 미리 정해진 그룹내 순서에 따라서 실행되는 논리회로의 합성방법.
  4. 제1항에 있어서, 상기 여러개의 계층화된 그룹을 결정하는 스텝(a)는 (a1) 상기 1군의 입력변수중 상대적으로 강한 상관을 상호 갖는 여러개의 입력변수를 멤버로 하는 최하위의 그룹을 결정하고, (a2) 상기 1군의 입력변수중 상기 최하위의 그룹에 속하는 상기 여러개의 상기 최하위의 그룹에 대해서 상대적으로 강한 상관을 갖는 다른 1개 또는 여러개의 입력변수와 상기 최하위의 그룹을 상기 최하위의 그룹의 하나 상위인 상그룹으로서 결정하고, (a3) 상기 1군의 입력변수중 스텝(a1)과 (a2)에서 결정된 그룹중 어느 것에도 속하지 않는 입력변수로서 스텝(a2)에서 결정된 그룹에 대해서 상대적으로 강한 상관을 갖는 또 다른 1개 또는 여러개의 입력변수와 스텝(a2)에서 결정된 그룹을 멤버로 하는 더 상위의 그룹을 결정하도록 스텝(a2)를 반복하는 스텝을 갖는 논리회로의 합성방법.
  5. 제4항에 있어서, 스텝(a1)은 상기 1군의 입력변수의 다른 조합의 1개에 속하는 1쌍의 입력변수 사이의 상관의 강도를 각각 나타내는 여러개의 상관도를 상기 논리함수에 따라서 결정하고, 상기 여러개의 상관도중 상대적으로 강한 상관을 갖는 여러개의 입력변수를 최하위의 그룹의 멤버로서 선택하는 스텝을 갖는 논리회로의 합성방법.
  6. 제5항에 있어서, 상기 여러개의 상관도를 결정하는 스텝은 상기 논리관계가 규정하는 상기 1군의 입력신호와 상기 적어도 1개의 출력신호 사이의 관계를 충족시키는 임시 논리회로를 상기 논리함수에 따라서 결정하고, 상기 결정된 임시 논리회로를 구성하는 여러개의 논리게이트중 2개의 입력신호가 모두 통과하는 논리게이트의 수를 그들 2개의 입력신호에 대응하는 2개의 입력변수 사이의 상관도로 되도록, 상기 결정된 임시 논리회로에 따라서 상기 여러개의 상관도를 결정하는 스텝을 갖는 논리회로의 합성방법.
  7. 제5항에 있어서, 스텝(a2)는 그 스텝이 최초로 실행될 때에는 상기 1군의 입력변수중의 상기 최하위 그룹에 속하지 않는 여러개의 입력변수 중의 1개와 상기 최하위 그룹 사이의 상관 강도를 각각 나타내는 여러개의 상관도를 상기 논리함수에 따라서 결정하고, 상기 최하위 그룹에 속하지 않는 여러개의 입력변수중 상기 최하위 그룹에 대해서 상대적으로 강한 상관을 갖는 1개 또는 여러개의 입력변수를 상기 최하위 그룹에 속하지 않는 여러개의 입력변수에 대해서 결정된 상기 여러개의 상관도에 따라서 상기 최하위 그룹의 하나 상위인 그룹의 멤버로서 선택하는 스텝을 갖고, 스텝(a2)는 그 스텝이 스텝(a3)에 의해 반복될 때에는 상기 1군의 입력변수중의 스텝(a1)에 의해 또한 스텝(a2) 이전의 실행에 의해 결정된 여러개의 그룹중의 어느 것에도 속하지 않는 여러개의 입력변수중의 1개와 스텝(a2) 직전의 실행시에 결정된 그룹 사이의 상관 강도를 각각 나타내는 여러개의 상관도를 상기 논리함수에 따라서 결정하고, 스텝(a1)에 의해 또한 스텝(a2) 이전의 실행에 의해 결정된 여러개의 그룹중의 어느 것에도 속하지 않는 여러개의 입력변수중 스텝(a2) 직전의 실행시에 결정된 그룹에 대해서 상대적으로 강한 상관도를 갖는 1개 또는 여러개의 입력변수를 스텝(a1)에 의해 또한 스텝(a2) 이전의 실행에 의해 결정된 여러개의 그룹중의 어느 것에도 속하지 않는 여러개의 입력변수에 대해서 결정된 상기 여러개의 상관도에 따라서 스텝(a2) 직전의 실행시에 결정된 그룹의 하나 상위인 그룹의 멤버로서 선택하는 스텝을 갖는 논리회로의 합성방법.
  8. 제1항에 있어서, 스텝(c)에서 사용되는 상기 소정의 조건은 스텝(b)에서 선택된 그룹의 멤버인 1개 또는 여러개의 입력변수와 그 선택된 그룹의 하나 하위의 1개 또는 여러개의 그룹이 가질 수 있는 여러개의 그룹내 순서중 그 그룹내 순서를 그 그룹에 대해서 채용했을 때 얻어지는 상기 1군의 입력변수의 순서에 대응하는 2분결정그래프로서 노드수가 최소인 2분결정그래프를 부여하는 그룹내 순서인 논리회로의 합성방법.
  9. 제8항에 있어서, 스텝(c)는 스텝(b)에서 선택된 그룹의 멤버인 상기 1개 또는 여러개의 입력변수와 상기 선택된 그룹의 하위측의 1개 또는 여러개의 그룹 사이의 그룹내 순서를 상기 선택된 그룹이 가질 수 있는 여러개의 그룹내 순서후보가 다른 것으로 순차 변경하고, 상기 선택된 그룹의 그룹내 순서가 상기 여러개의 그룹내 순서후보중의 하나로 변결될 때마다 변경후의 그룹내 순서후보를 그 선택된 그룹에 대해서 채용했을 때 결정하는 상기 1군의 입력변수의 순서에 따라서 상기 논리함수를 나타내는 2분결정그래프를 생성하고, 생성된 2분결정그래프의 노드의 총수를 계수하고, 상기 여러개의 그룹내 순서후보의 각각에 대해서 상기 계수스텝에서 계수 된 여러개의 노드수중 최소인 노드수를 검출하고, 검출된 최소인 노드수를 갖는 2분결정그래프를 생성한 그룹내 순서 후보를 상기 선택된 그룹에 대한 그룹내 순서로서 결정하는 스텝을 갖는 논리회로의 합성방법.
  10. 제1항에 있어서, 스텝(e)는 상기 결정된 2분결정그래프의 각 노드를 셀렉터회로에 매핑해서 논리회로를 생성하는 스텝을 갖는 논리회로의 합성방법.
  11. 제1항∼제10항 중 어느 한 항에 기재된 방법에 의해 논리회로에 따라서 그 논리회로를 생성하기 위한 여러개의 마스크패턴을 생성하고, 상기 여러개의 마스크패턴을 사용해서 상기 논리회로를 포함하는 반도체 집적회로를 제조하는 스텝을 포함하는 반도체 장치의 제조방법.
  12. 합성할 논리회로의 1군 입력신호를 나타내는 입력변수와 상기 논리회로의 적어도 1개의 출력신호를 나타내는 출력변수 사이의 관계를 규정하는 논리함수에 따라서 그 논리회로를 계산기 시스템에 의해 합성하는 방법으로서, 상기 계산기 시스템에 의해 실행되는 스텝으로서 (a) 상기 1군의 입력변수의 순서를 소정의 순서에 따라서 순차 다른 순서후보로 변경하고, (b) 상기 1군의 입력변수의 순서가 어느 하나의 순서후보로 변경될 때마다 그 순서후보에 따라서 상기 논리함수에 대한 2분결정그래프를 생성하고, (c) 생성된 2분결정그래프를 논리회로에 매핑하는 것에 의해 상기 논리함수로 규정하는 논리회로를 생성하고, (d) 상기 생성된 논리회로의 소정의 회로특성의 값을 계산하고, (e) 상기 여러개의 순서후보의 각각에 대해서 스텝(d)에서 계산된 여러개의 값중 최적인 값을 검출하고, (f) 검출된 최적 값을 갖는 논리회로를 생성한 순서후보를 상기 1군의 입력변수에 대한 최적의 순서로서 결정하고, (g) 상기 결정된 최적인 순서에 대해서 상기 스텝(c)에서 생성된 논리회로를 상기 합성될 논리회로로서 출력하는 스텝을 포함하는 논리회로의 합성방법.
  13. 제12항에 있어서, 상기 소장의 회로특성의 값이 최적인 논리회로의 총면적, 지연시간, 소비전력중의 적어도 1개가 최소인 논리회로인 논리회로의 합성방법.
  14. 제12항에 있어서, 상기 소정의 회로특성의 값이 최적인 논리회로는 총면적, 지연시간, 소비전력중의 적어도 2개의 조합이 최적인 논리회로인 논리회로의 합성방법.
  15. 합성할 논리회로의 1군 입력신호를 입력신호를 나타내는 1군의 입력변수와 상기 논리회로의 적어도 1개의 출력신호를 나타내는 출력변수 사이의 관계를 규정하는 논리함수에 따라서 그 논리회로를 계산기 시스템에 의해 합성하는 방법으로서, 상기 계산기 시스템에 의해 실행되는 스텝으로서 (a) 각각 상기 1군의 입력변수 사이의 논리적인 상관의 강도를 계층적으로 나타내는 계층구조로 해서 여러개의 계층화된 그룹을 상기 논리함수에 따라서 결정하고, 여기에서 상대적으로 상위인 그룹은 상호 상대적으로 작은 상관을 갖는 벰버를 포함하고, 각 그룹의 멤버는 그 그룹보다 하나 하위인 적어도 1개의 그룹 또는 그 그룹보다 하위인 다른 1개 또는 여러개의 그룹중의 어느 것에도 속해 있지 않은 적어도 1개의 입력 변수이고, (b) 상기 여러개의 계층화된 그룹을 상위의 그룹부터 순차 선택하고, (c) 스텝(b)에서 1개의 그룹이 선택될 때마다 그 선택된 그룹의 멤버 사이의 그룹내 순서를 소정의 조건을 충족시키도록 결정하고, 여기에서 상기 소정의 조건은 스텝(b)에서 선택된 그룹의 멤버인 1개 또는 여러개의 입력변수와 그 선택된 그룹의 하나 하위인 1개 또는 여러개의 그룹이 가질수 있는 여러개의 그룹내 변수순서중 그 그룹내 변수순서를 그 그룹에 대해서 채용했을 때에 얻어지는 상기 1군의 입력변수의 변수순서에 대응하는 2분결정그래프를 또 논리회로에 매핑했을 때에 소정의 회로특성이 최적으로 되는 논리회로를 부여하는 그룹내 변수순서이고, (d) 스텝(c)를 상기 여러개의 그룹의 각각에 대해서 실행한 결과 결정된 상기 여러개의 계층화된 그룹의 각각에 대한 그룹내 순서에 의해 결정되는 상기 1군의 변수의 순서에 대응하는 2분결정그래프를 상기 논리함수에 대한 2분결정그래프로서 결정하고, (e) 결정된 2분결정그래프를 논리회로에 매핑하고 얻어진 논리회로를 상기 논리함수에 대한 논리회로로서 출력하는 스텝을 포함하는 논리회로의 합성방법.
  16. 제15항에 있어서, 상기 스텝(c)는 스텝(b)에서 선택된 그룹의 멤버인 상기 1개 또는 여러개의 입력변수와 상기 선택된 그룹의 하위측의 1개 또는 여러개의 그룹 사이의 그룹내 변수순서를 상기 선택된 그룹이 가질 있는 여러개의 그룹내 변수순서후보가 다른 1개로 순차 변경하고, 상기 그룹내 변수순서가 상기 여러개의 그룹내 변수순서후보 중의 1개로 변경될 때마다 변경후의 그룹내 변수순서후보를 그 그룹에 대해서 채용했을 때에 결정되는 상기 1군의 입력변수의 변수순서에 따라서 상기 논리함수를 나타내는 2분결정그래프를 생성하고, 생성된 2분결정그래프를 논리회로에 매핑하는 것에 의해 상기 논리함수로 규정하는 논리회로를 생성하고, 상기 생성된 논리회로의 소정의 회로특성을 판별하고, 상기 여러개의 그룹내 변수순서후보의 각각에 대해서 판별된 회로특성중 최적인 값을 갖는 회로특성을 검출하고, 검출된 최적의 회로특성을 갖는 논리회로를 생성한 그룹내 변수순서후보를 상기 선택된 그룹에 속하는 그룹내 변수순서로서 결정하는 스텝을 갖고, 상기 스텝(e)는 상기 최하위의 그룹에 대해서 결정된 그룹내 변수순서에 대해서 스텝(c)에서 생성된 논리회로를 합성할 논리회로로서 출력하는 스텝으로 이루어지는 논리회로의 합성방법.
  17. 제15항에 있어서, 상기 여러개의 계층화된 그룹중의 최하위의 그룹은 상기 1군의 입력변수중 상호 상대적으로 강한 상관을 갖는 일부의 여러개의 입력변수를 멤버로서 포함하고, 상기 최하위의 그룹보다 상위인 여러개의 그룹의 각각은 그 각 그룹보다 하나 하위인 그룹과 상기 1군의 입력변수중의 그 각 그룹보다 하위인 1개 또는 여러개의 그룹중의 어느 것에도 속해 있지 않은 입력변수로서 그 각 그룹보다 하나 하위인 그룹에 대해서 상대적으로 강한 상관을 갖는 적어도 1개의 입력변수를 멤버로서 포함하는 논리회로의 합성방법.
  18. 제17항에 있어서, 스텝(c)에서 결정되는 상기 그룹내 순서는 선택된 그룹에 속하는 1개 또는 여러개의 입력변수 및 1개 또는 여러개의 그 선택된 그룹의 하나 하위인 그룹 사이의 상기 하나 하위인 그룹을 1개의 입력변수로 간주했을 때의 순서이며, 상기 선택된 그룹이 최하위의 그룹일 때에는 상기 그룹내 순서는 상기 선택된 그룹에 속하는 여러개의 입력변수 사이의 순서이며, 스텝(c)는 상기 선택된 그룹보다 상위의 그룹이 있을 때에는 그 상위의 그룹에 대해서 스텝(c)를 실행했을 때에 결정된 그룹내 순서와 상기 선택된 그룹보다 하위의 그룹이 있을 때에는 그 하위의 그룹에 대해서 미리 정해진 그룹내 순서에 따라서 실행되는 논리회로의 합성방법.
  19. 제15항에 있어서, 상기 여러개의 계층화된 그룹을 결정하는 스텝(a)는 (a1) 상기 1군의 입력변수중 상대적으로 강한 상관을 상호 갖는 여러개의 입력변수를 멤버로 하는 최하위의 그룹을 결정하고, (a2) 상기 1군의 입력변수중 상기 최하위의 그룹에 속하는 상기 여러개의 상기 최하위의 그룹에 대해서 상대적으로 강한 상관을 갖는 다른 1개 또는 여러개의 입력변수와 상기 최하위의 그룹을 상기 최하위의 그룹의 하나 상위인 상그룹으로서 결정하고, (a3) 상기 1군의 입력변수중 스텝(a1)과 (a2)에서 결정된 그룹중의 어느 것에도 속하지 않는 입력변수로서 스텝(a2)에서 결정된 그룹에 대해서 상대적으로 강한 상관을 갖는 또 다른 1개 또는 여러개의 입력변수와 스텝(a2)에서 결정된 그룹을 멤버로 하는 더 상위인 그룹을 결정하도록 스텝(a2)를 반복하는 스텝을 갖는 논리회로의 합성방법.
  20. 제19항에 있어서, 스텝(a1)은 상기 1군의 입력변수가 다른 조합의 1개에 속하는 1쌍의 입력변수 사이의 상관의 강도를 각각 나타내는 여러개의 상관도를 상기 논리함수에 따라서 결정하고, 상기 여러개의 상관도중 상대적으로 강한 상관을 갖는 여러개의 입력변수를 최하위의 그룹의 멤버로서 선택하는 스텝을 갖는 논리회로의 합성방법.
  21. 제20항에 있어서, 상기 여러개의 상관도를 결정하는 스텝은 상기 논리관계가 규정하는 상기 1군의 입력신호와 상기 적어도 1개의 출력신호 사이의 관계를 충족시키는 임시 논리회로를 상기 논리함수에 따라서 결정하고, 상기 결정된 임시 논리회로를 구성하는 여러개의 논리게이트중 2개의 입력신호가 모두 통과하는 논리게이트의 수를 그들 2개의 입력신호에 대응하는 2개의 입력변수 사이의 상관도로 되도록 상기 결정된 임시 선택회로에 따라서 상기 여러개의 상관도를 결정하는 스텝을 갖는 논리회로의 합성방법.
  22. 제20항에 있어서, 스텝(a2)는 그 스텝이 최초로 실행될 때에는 상기 1군의 입력변수중의 상기 최하위 그룹에 속하지 않는 여러개의 입력변수중의 1개와 상기 최하위 그룹 사이의 상관의 강도를 각각 나타내는 여러개의 상관도를 상기 논리함수에 따라서 결정하고, 상기 최하위 그룹에 속하지 않는 여러개의 입력변수중 상기 최하위 그룹에 대해서 상대적으로 강한 상관을 갖는 1개 또는 여러개의 입력변수를 상기 최하위 그룹에 속하지 않는 여러개의 입력변수에 대해서 결정된 상기 여러개의 상관도에 따라서 상기 최하위의 그룹의 하나 상위인 그룹의 멤버로서 선택하는 스텝을 갖고, 스텝(a2)는 그 스텝이 스텝(a3)에 의해 반복될 때에는 상기 1군의 입력변수중의 스텝(a1)에 의해 또한 스텝(a2) 이전의 실행에 의해 결정된 여러개의 그룹중의 어느 것에도 속하지 않는 여러개의 입력변수중의 1개와 스텝(a2) 직전의 실행시에 결정된 그룹 사이의 상관의 강도를 각각 나타내는 여러개의 상관도를 상기 논리함수에 따라서 결정하고, 스텝(a1)에 의해 또한 스텝(a2) 이전의 실행에 의해 결정된 여러개의 그룹중의 어느 것에도 속하지 않는 여러개의 입력변수중 스텝(a2) 직전의 실행시에 결정된 그룹에 대해서 상대적으로 강한 상관도를 갖는 1개 또는 여러개의 입력변수를 스텝(a1)에 의해 또한 스텝(a2) 이전의 실행에 의해 결정된 여러개의 그룹중의 어느 것에도 속하지 않는 여러개의 입력변수에 대해서 결정된 상기 여러개의 상관도에 따라서 스텝(a2) 직전의 실행시에 결정된 그룹의 하나 상위인 그룹의 멤버로서 선택하는 스텝을 갖는 논리회로의 합성방법.
  23. 제15항에 있어서, 상기 소정의 회로특성의 값이 최적인 논리회로는 총면적이 최소인 논리회로인 논리회로의 합성방법.
  24. 제15항에 있어서, 상기 소정의 회로특성의 값이 최적인 논리회로는 지연시간이 최소인 논리회로인 논리회로의 합성방법.
  25. 제15항에 있어서, 상기 소정의 회로특성의 값이 최적인 논리회로는 총면적과 지연시간의 조합이 최적인 논리회로인 논리회로의 합성방법.
  26. 제15항에 있어서, 상기 소정의 회로특성의 값이 최적인 논리회로는 총면적과 지연시간과 소비전력의 조합이 최적인 논리회로인 논리회로의 합성방법.
  27. 제15항에 있어서, 스텝(e)는 상기 결정된 2분결정그래프의 각 노드를 셀렉터회로에 매핑해서 논리회로를 생성하는 스텝을 갖는 논리회로의 합성방법.
  28. 청구범위 제15항∼제28항 중 어느 한 항에 기재된 방법에 의해 논리회로에 따라서 그 논리회로를 생성하기 위한 여러개의 마스크패턴을 생성하고, 상기 여러개의 마스크패턴을 사용해서 상기 논리회로를 포함하는 반도체 집적회로를 제조하는 스텝을 포함하는 반도체장치의 제조방법.
  29. 논리회로의 1군의 입력신호를 나타내는 1군의 입력변수와 상기 논리회로의 적어도 1개의 출력신호를 나타내는 출력변수 사이의 관계를 규정하는 논리함수를 나타내는 2분결정그래프를 계산기 시스템에 의해 최적화 하는 방법으로서, 상기 계산기 시스템에 의해 실행되는 스텝으로서 (a) 각각 상기 1군의 입력변수 사이의 논리적인 상관의 강도를 계층적으로 나타내는 계층구조로 해서 여러개의 계층화된 그룹을 상기 논리함수에 따라서 결정하고, 여기에서 상대적으로 상위인 그룹은 상호 상대적으로 작은 상관을 갖는 멤버를 포함하고, 각 그룹의 멤버는 그 그룹보다 하나 하위인 적어도 1개의 그룹 또는 그 그룹보다 하위인 다른 1개 또는 여러개의 그룹중의 어느 것에도 속해 있지 않은 적어도 1개의 입력 변수이고, (b) 상기 여러개의 계층화된 그룹을 상위의 그룹부터 순차 선택하고, (c) 스텝(b)에서 1개의 그룹이 선택될 때마다 그 선택된 그룹의 멤버 사이의 그룹내 순서를 소정의 조건을 충족시키도록 결정하고, (d) 스텝(c)를 상기 여러개의 그룹의 각각에 대해서 실행한 결과 결정된 상기 여러개의 계층화된 그룹의 각각에 대한 그룹내 순서에 의해 결정되는 상기 1군의 변수의 순서에 대응하는 2분결정그래프를 최적화된 2분결정그래프로서 출력하는 스텝을 포함하는 2분결정그래프의 최적화방법.
  30. 제29항에 있어서, 상기 여러개의 계층화된 그룹중의 최하위의 그룹은 상기 1군의 입력변수중 상호 상대적으로 강한 상관을 갖는 일부의 여러개의 입력변수를 멤버로서 포함하고, 상기 최하위의 그룹보다 상위인 여러개의 그룹의 각각은 그 각 그룹보다 하나 하위인 그룹과 상기 1군의 입력변수중의 그 각 그룹보다 하나 하위인 1개 또는 여러개의 그룹중의 어느 것에도 속해 있지 않은 입력변수로서 그 각 그룹보다 하나 하위인 그룹에 대해서 상대적으로 강한 상관을 갖는 적어도 1개의 입력변수를 멤버로서 포함하는 2분결정그래프의 최적화방법.
  31. 제30항에 있어서, 스텝(c)에서 결정되는 상기 그룹내 순서는 선택된 그룹에 속하는 1개 또는 여러개의 입력변수 및 1개 또는 여러개의 그 선택된 그룹의 하나 하위인 그룹간의 상기 하나 하위인 그룹을 1개의 입력변수로 간주했을 때의 순서이고, 상기 선택된 그룹이 최하위의 그룹일 때에는 상기 그룹내 순서는 상기 선택된 그룹에 속하는 여러개의 입력변수 사이의 순서이며, 스텝(c)는 상기 선택된 그룹보다 상위의 그룹이 있을 때에는 그 상위의 그룹에 대해서 스텝(c)를 실행했을 때에 결정된 그룹내 순서와 상기 선택된 그룹보다 하위의 그룹이 있을 때에는 그 하위의 그룹에 대해서 미리 정해진 그룹내 순서에 따라서 실행되는 2분결정그래프의 최적화방법.
  32. 제29항에 있어서, 스텝(c)에서 사용되는 상기 소정의 조건은 스텝(b)에서 선택된 그룹의 멤버인 1개 또는 여러개의 입력변수와 그 선택된 그룹의 하나 하위인 1개 또는 여러개의 그룹이 가질 수 있는 여러개의 그룹내 순서중 그 그룹내 순서를 그 그룹에 대해서 채용했을 때에 얻어지는 상기 1군의 입력변수의 순서에 대응하는 2분결정그래프로서 노드수가 최소인 2분결정그래프를 부여하는 그룹내 순서인 2분결정그래프의 최적화방법.
  33. 제32항에 있어서, 스텝(c)는 스텝(b)에서 선택된 그룹의 멤버인 상기 1개 또는 여러개의 입력변수와 상기 선택된 그룹의 하위측의 1개 또는 여러개의 그룹 사이의 그룹내 순서를 상기 선택된 그룹이 가질 수 있는 여러개의 그룹내 순서후보가 다른 것으로 순차 변경하고, 상기 선택된 그룹의 그룹내 순서가 상기 여러개의 그룹내 순서후보중의 하나로 변경될 때마다 변경후의 그룹내 순서후보를 그 선택된 그룹에 대해서 채용했을 때에 정해지는 상기 1군의 입력변수의 순서에 따라서 상기 논리함수를 나타내는 2분결정그래프를 생성하고, 생성된 2분결정그래프의 노드의 총수를 계수하고, 상기 여러개의 그룹내 순서후보의 각각에 대해서 상기 계수 스텝에서 계수된 여러개의 노드수중 최소의 노드수를 검출하고, 검출된 최소의 노드수를 갖는 2분결정그래프를 생성한 그룹내 순서후보를 상기 선택된 그룹에 대한 그룹내 순서로서 결정하는 스텝을 갖는 2분결정그래프의 최적화방법.
  34. 청구범위 제12항∼제14항 중 어느 한 항에 기재된 방법에 의해 논리회로에 따라서 그 논리회로를 생성하기 위한 여러개의 마스크패턴을 생성하고, 상기 여러개의 마스크패턴을 사용해서 상기 논리회로를 포함하는 반도체 집적회로를 제조하는 스텝을 갖는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6313666B1 (en) * 1996-04-16 2001-11-06 Hitachi, Ltd. Logic circuit including combined pass transistor and CMOS circuit and a method of synthesizing the logic circuit
US6185719B1 (en) * 1997-06-06 2001-02-06 Kawasaki Steel Corporation Pass-transistor logic circuit and a method of designing thereof
US6190433B1 (en) * 1998-11-10 2001-02-20 The United States Of America As Represented By The National Security Agency Method of recovering a gate-level netlist from a transistor-level
US6651096B1 (en) 1999-04-20 2003-11-18 Cisco Technology, Inc. Method and apparatus for organizing, storing and evaluating access control lists
US6389576B1 (en) * 1999-09-02 2002-05-14 Sun Microsystems, Inc. Method and apparatus for optimizing real functions in Boolean domain
GB2397672B (en) 2000-01-27 2004-09-22 Automatic Parallel Designs Ltd Method and apparatus for binary encoding logic circuits
JP2001358578A (ja) * 2000-06-15 2001-12-26 Fujitsu Ltd パストランジスタ回路、パストランジスタ回路の設計方法、論理回路最適化装置、論理回路最適化方法および論理回路最適化プログラムを記録したコンピュータ読み取り可能な記録媒体
US6829750B2 (en) * 2001-06-15 2004-12-07 Science & Technology Corporation @ Unm Pass-transistor very large scale integration
US7260595B2 (en) * 2002-12-23 2007-08-21 Arithmatica Limited Logic circuit and method for carry and sum generation and method of designing such a logic circuit
WO2004064254A2 (en) * 2003-01-14 2004-07-29 Arithmatica Limited A logic circuit
US7308471B2 (en) 2003-03-28 2007-12-11 Arithmatica Limited Method and device for performing operations involving multiplication of selectively partitioned binary inputs using booth encoding
US7170317B2 (en) * 2003-05-23 2007-01-30 Arithmatica Limited Sum bit generation circuit
US20060259885A1 (en) * 2004-08-09 2006-11-16 Mortensen Michael P System and method for analyzing a circuit
US8799837B2 (en) * 2008-08-25 2014-08-05 International Business Machines Corporation Optimizing a netlist circuit representation by leveraging binary decision diagrams to perform rewriting
US9293450B2 (en) * 2014-07-22 2016-03-22 Freescale Semiconductor, Inc. Synthesis of complex cells
CN116502572B (zh) * 2023-06-21 2023-11-17 南京大学 基于改进二元决策树的多路选择器优化方法及系统

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4792909A (en) * 1986-04-07 1988-12-20 Xerox Corporation Boolean logic layout generator
US5461574A (en) * 1989-03-09 1995-10-24 Fujitsu Limited Method of expressing a logic circuit
US5243538B1 (en) * 1989-08-09 1995-11-07 Hitachi Ltd Comparison and verification system for logic circuits and method thereof
JPH04112270A (ja) * 1990-08-31 1992-04-14 Fujitsu Ltd ２分決定グラフの簡単化方法
US5331568A (en) * 1991-06-18 1994-07-19 Microelectronics & Computer Technology Corporation Apparatus and method for determining sequential hardware equivalence
US5493504A (en) * 1992-10-28 1996-02-20 Nippon Telegraph And Telephone Corporation System and method for processing logic function and fault diagnosis using binary tree representation
US5469367A (en) * 1994-06-06 1995-11-21 University Technologies International Inc. Methodology and apparatus for modular partitioning for the machine design of asynchronous circuits
US5513122A (en) * 1994-06-06 1996-04-30 At&T Corp. Method and apparatus for determining the reachable states in a hybrid model state machine

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