Claims (13)
M비트의 입력 신호를 각기 서로 다른 시간만큼 지연시키는 지연 수단과, 이 지연 수단의 출력에 미리 설정된 N비트의 계수를 각기 곱하는 곱셉 수단과, 상기 곱셈 수단의 결과를 모두 합산하는 덧셈 수단과, 상기 지연 수단의 출력과 덧셈 수단의 출력을 각기 한 샘플링 주기씩 지연시키는 지연부로 이루어진 복수개의 블록을 파이프 라인 구조로 접하는 것을 특징으로 하는 고집적 회로(VLSI) 구현에 적합한 고차 유한 충격 응답(FIR) 필터 구조.Delay means for delaying M-bit input signals by different times, multiplying means for multiplying the output of the delay means by a predetermined N-bit coefficient, addition means for summing up the results of the multiplication means, and A high-order finite impact response (FIR) filter structure suitable for a highly integrated circuit (VLSI) implementation, comprising a plurality of blocks comprising a delay unit for delaying the output of the delay means and the output of the add means by one sampling period. .
제1항에 있어서, 곱셈 수단은 곱셈 연산과 덧셈 연산이 한 샘플링 주기내에 반복 연산되도록 지연 수단의 지연 수단의 지연 신호를 순차적으로 선택하는 선택회로부와, 한 탭(tap)마다 다른 계수를 발생시키는 계수 저장부와, 이 계수 저장부의 출력 신호와 상기 선택회로부의 지연 신호를 곱하여 덧셈 수단에 출력하는 곱셈기로 구성된 것을 특징으로 하는 고집적 회로(VLSI) 구현에 적합한 고차 유한 충격 응답(FIR) 필터 구조.The multiplication means according to claim 1, wherein the multiplication means comprises: a selection circuit portion for sequentially selecting delay signals of delay means of the delay means such that the multiplication operation and the addition operation are repeated in one sampling period, and generating different coefficients for each tap. A high order finite impact response (FIR) filter structure suitable for a high integrated circuit (VLSI) implementation comprising a coefficient storage unit and a multiplier for multiplying an output signal of the coefficient storage unit with a delay signal of the selection circuit unit and outputting the multiplier to the addition means.
제2항에 있어서, 덧셈 수단은 곱셈 수단의 출력값을 전단의 합산값과 누산하는 덧셈기와, 이 덧셈기의 출력값을 저장하는 플립플롭과, 전단의 합산값을 선택한 후 상기 플립플릅의 출력값을 선택하여 상기 덧셈기에 출력하는 스위치로 구성한 것을 특징으로 하는 고집적 회로(VLSI) 구현에 적합한 고차 유한 충격 응답(FIR) 필터 구조.The method of claim 2, wherein the addition means comprises: an adder for accumulating the output value of the multiplication means with a sum value of the front end, a flip-flop for storing the output value of the adder, a sum value of the front end, and then an output value of the flip flop; A high order finite impact response (FIR) filter structure suitable for high integrated circuit (VLSI) implementation, characterized in that the switch is configured to output to the adder.
입력 데이터를 각기 서로 다른 시간만큼 지연시키는 지연 수단과, 상기 지연 수단의 출력에 미리 설정된 N비트의 계수를 각기 곱하는 곱셈 수단과, 상기 곱셈 수단의 결과를 모두 합산하는 덧셈 수단과, 상기 지연 수단의 출력과 덧셈 수단의 출력을 각기 한 샘플링 주기씩 지연시키는 지연부로 이루어진 복수개의 블럭을 파이프 라인 구조로 접속하여 첫 번째 단에 8비트 입력 데이터를 4비트씩 분할하여 SPT데이터를 발생시키는 SPT 변환수단을 부가한 것을 특징으로 하는 고집적 회로(VLSI) 구현에 적합한 고차 유한 응답 충격(FIR) 필터 구조.Delay means for delaying the input data by different times, multiplication means for multiplying the output of the delay means by a predetermined N-bit coefficient, addition means for summing all the results of the multiplication means, and SPT conversion means for generating SPT data by connecting a plurality of blocks comprising a delay unit for delaying the output of the output means and the output means by one sampling period in a pipelined structure and dividing 8-bit input data by 4 bits at the first stage. A high order finite response impact (FIR) filter structure suitable for high integration circuit (VLSI) implementation, characterized by the addition.
제4항에 있어서, 곱셈 수단은 지연 수단의 지연 신호를 순차적으로 선택하는 선택 회로부와, 이 선택 회로부의 출력 비트를 가운데 3비트씩 각기 디코딩하는 제1, 제2디코더와, N비트의 계수를 저장하는 계수 저장부와, 이 계수 저장부의 출력값을 상기 제1, 제2디코더의 출력값을 이용하여 시프트시키는 제1, 제2배렐 시프터와, 이 제1, 제2배렐 시프터의 출력을 SPT데이타의 1비트 신호에 따라 '2'의 보수를 취하는 제1, 제2보수기와, 이 제1, 제2보수기의 출력값을 합산하는 덧셈기로 구성한 것을 특징으로 하는 고집적 회로(VLSI) 구현에 적합한 고차 유한 충격 응답(FIR) 필터 구조.5. The multiplication means according to claim 4, wherein the multiplication means comprises: a selection circuit portion for sequentially selecting a delay signal of the delay means, first and second decoders for decoding each of the output bits of the selection circuit portion by 3 bits, and coefficients of N bits; A coefficient storage unit for storing the first and second barrel shifters for shifting the output values of the coefficient storage unit by using the output values of the first and second decoders, and outputting the first and second barrel shifters to the SPT data. Higher-order finite shock suitable for high integrated circuit (VLSI) implementations, comprising first and second complementers that take a two's complement in accordance with a 1-bit signal, and an adder that sums output values of the first and second complementers. Response (FIR) filter structure.
제4항에 있어서, 덧셈 수단은 곱셈 수단의 출력값을 전단의 합산값과 누산하는 덧셈기와, 이 덧셈기의 출력값을 저장하는 플립플릅과, 전다의 합산값을 선택할 후 상기 플립플롭의 출력값을 선택하여 상기 덧셈기에 출력하는 스위치로 구성한 것을 특징으로 하는 고집적 회로(VLSI) 구현에 적합한 고차 유한 충격 응답(FIR) 필터 구조.5. The apparatus according to claim 4, wherein the addition means selects an adder that accumulates the output value of the multiplication means with a sum value of the front end, a flip-flop for storing the output value of the adder, and a sum value of the total value, and then selects the output value of the flip-flop. A high order finite impact response (FIR) filter structure suitable for high integrated circuit (VLSI) implementation, characterized in that the switch is configured to output to the adder.
8비트 입력 데이터를 4비트씩 분할하여 SPT 데이터를 발생시키는 SP 변환 수단과, 이 SPT 변환 수단의 입력 데이터를 각기 서로 다른 시간만큼 지연시키는 지연 수단과, 상기 지연 수단의 출력에 미리 설정된 N비트의 계수를 각기 곱하는 곱셈 수단과, 상기 곱셈 수단의 결과를 SPT 데이터의 1비트 신호에 따라 연산하여 모두 합산함에 의해 합과 자리 올림값을 발생시키는 덧셈 수단과, 상기 지연 수단의 출력과 덧셈 수단의 출력을 각기 한 샘플링 주기씩 지연시키는 지연부로 이루어진 복수개의 블록을 파이프 라인 구조로 접속하여 최종단 블럭에서 출력되는 합과 자리 올림값을 합산하는 덧셈 연산 수단을 포함하여 구성한 것을 특징으로 하는 고집적 회로(VLSI) 구현에 적합한 고차 유한 충격 응답(FIR) 필터 구조.SP conversion means for generating SPT data by dividing 8-bit input data by 4 bits, delay means for delaying the input data of the SPT conversion means by different times, and N-bits preset in the output of the delay means. Multiplication means for multiplying coefficients separately, addition means for generating sums and rounded values by calculating and summing all the results of the multiplication means according to a 1-bit signal of SPT data, and outputting of the delay means and the addition means. Highly integrated circuit comprising an add operation means for summing a sum and a digit value outputted from the last block by connecting a plurality of blocks comprising delay units each delaying one sampling period in a pipelined structure (VLSI) ) Higher order finite impact response (FIR) filter structure suitable for implementation.
제7항에 있어서, 곱셈 수단은 지연 수단의 출력값을 순차적으로 선택하는 선택 회로부와, N비트의 계수를 발생시키는 계수 저장부와, 이 계수 저장부의 계수와 상기 선택 회로부의 출력값중 4비트씩을 연산하여 각기 합과 자리 올림값을 발생시키는 제1, 제2논리 연산부로 구성한 것을 특징으로 하는 고집적 회로(VLSI) 구현에 적합한 고차 유한 충격 응답(FIR) 필터 구조.8. The multiplication means according to claim 7, wherein the multiplication means calculates a selection circuit portion for sequentially selecting an output value of the delay means, a coefficient storage portion for generating N-bit coefficients, and four bits of coefficients of the coefficient storage portion and output values of the selection circuit portion. And a first and second logical operation unit for generating a sum and a rounding value, respectively. A high-order finite impact response (FIR) filter structure suitable for implementing a highly integrated circuit (VLSI).
제8항에 있어서, 제1, 제2논리 연산부는 4비트 입력값중 3비트씩 디코딩하는 38 디코더와, 선택회로부의 출력값중 1비트의 신호의 특징에 따라 계수 저장부의 출력값에 보수를 취하는 배타적 오아게이트와, 상기 1비트신호를 복수로 복제한 신호와 상기 38 디코더의 출력값을 이용하여 상기 배타적 오아게이트의 출력값을 시프트시키는 배렐 시프터로 구성한 것을 특징으로 하는 고집적 회로(VLSI) 구현에 적합한 고차 유한 충격 응답(FIR) 필터 구조.10. The system of claim 8, wherein the first and second logical operation units are exclusive to take a complement to an output value of the coefficient storage unit in accordance with characteristics of a 38 decoder which decodes each of three bits of a 4-bit input value and a signal of 1 bit of the output values of the selection circuit unit. Higher-order finite circuits (VLSIs) suitable for implementing high integrated circuits (VLSIs) comprising an orifice, a signal copied from a plurality of 1-bit signals, and a barrel shifter for shifting the output value of the exclusive ogate using the output value of the 38 decoder. Shock response (FIR) filter structure.
제7항에 있어서, 덧셈 수단은 곱셈 수단의 출력값을 SPT 데이터의 1비트 신호에 따라 '2'의 보수연산을 하여 그 결과를 전단의 합 및 자리 올림값과 더하는 덧셈기와, 이 덧셈기의 합과 자리 올림값을 각기 저항하는 제1, 제2플립플롭과, 전단의 합 덧셈 및 자리 올림값을 각기 선택한 후 상기 제1, 제2플립플롭의 출력값을 각기 선택하여 상기 덧셈기에 출력하는 제1, 제2스위치로 구성한 것을 특징으로 하는 고집적 회로(VLSI) 구현에 적합한 고차 유한 충격 응답(FIR) 필터 구조.8. The adder of claim 7, wherein the adder adds the result of multiplying the output value of the multiplying unit by '2' according to the 1-bit signal of the SPT data, and adding the result to the sum and the rounding value of the front end, and the sum of the adder and First and second flip-flops each resisting the carry-up value, a sum addition and a carry-up value of the front end are respectively selected, and the output values of the first and second flip-flops are respectively selected and output to the adder; A high order finite impact response (FIR) filter structure suitable for high integrated circuit (VLSI) implementation, characterized in that it comprises a second switch.
제10항에 있어서, 가산기는 CSA(Carry Save Adder)인 것을 특징으로 하는 고집적 회로(VLSI) 구현에 적합한 고차 유한 충격 응답(FIR) 필터 구조.11. The high order finite impact response (FIR) filter structure of claim 10, wherein the adder is a Carry Save Adder (CSA).
제7항에 있어서, 최종단 블럭에서 출력되는 4개의 신호에 대한 덧셈 연산 수단은 최종적인 제1합과 자리 올림값을 합산하는 제1덧셈기와, 최종적이 제2합과 자리 올림값을 합산하는 제2덧셈기와, 상기 제1, 제2덧셈기의 출력값을 합산하여 최종 합산값을 출력하는 제3덧셈기로 구성한 것을 특징으로 하는 고집적 회로(VLSI) 구현에 적합한 고차 유한 충격 응답(FIR) 필터 구조.8. The apparatus of claim 7, wherein the add operation means for the four signals output from the final block includes: a first adder for adding up the final first sum and a rounding value; and finally adding up the second sum and the rounding value. And a second adder and a third adder for summing output values of the first and second adders and outputting a final summation value. A high order finite impact response (FIR) filter structure suitable for implementing a high integrated circuit (VLSI).
제12항에 있어서, 제1-제3 덧셈기는 CPA(Carry Propagate Adder)인 것을 특징으로 하는 고집적 회로(VLSI) 구현에 적합한 고차 유한 충격 응답(FIR) 필터 구조.13. The high order finite impact response (FIR) filter structure of claim 12, wherein the first to third adders are Carry Propagate Adders (CPAs).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.