KR960025721A - Predecoder Circuit of Semiconductor Memory - Google Patents

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Abstract

본 발명은 반도체 기억소자의 프리 디코더 회로에 관한 것으로, 컬럼 어드레스들이 임의적으로 변하는 동작이 아닌 일정한 규칙을 가지고 순차적으로 변한다든지 아니면 최하위 비트(least significant bit) 어드레스만 변하고 최상위 비트(most significant bit) 어드레스들의 변화가 없는 동작에서 컬럼 디코더의 출력 신호로 펄스 신호를 전달하면서 그 입력신호의 펄스 어드레스 신호는 매 클럭(clk)마다 변할때 나머지의 어드레스 신호들은 어드레스 신호가 변하는 경우에만 동작하도록 함으므로써 파워가 감소하는 효과가 있다.The present invention relates to a pre-decoder circuit of a semiconductor memory device, in which column addresses are changed sequentially with a predetermined rule, not an operation of arbitrarily changing, or only a least significant bit address is changed and a most significant bit address is changed. In the unchanged operation, power is reduced by transferring the pulse signal to the output signal of the column decoder while the pulse address signal of the input signal changes every clock (clk) so that the remaining address signals operate only when the address signal changes. It is effective.

Description

반도체 기억소자의 프리 디코더 회로Predecoder Circuit of Semiconductor Memory

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제3도는 본 발명의 제1실시예에 따른 프리 디코더 및 그 주변 회로도, 제4도는 본 발명에 사용된 프리 디코더 회로의 다른 실시예도.3 is a diagram of a predecoder and a peripheral circuit thereof according to a first embodiment of the present invention, and FIG. 4 is a diagram of another embodiment of the predecoder circuit used in the present invention.

Claims (10)

반도체 소자에 있어서, 클럭 신호를 입력하여 일정한 지연 시간을 갖는 펄스 신호를 발생하는 제1 및 제2펄스 신호 발생 수단과, 상기 제2 펄스 신호 발생 수단으로 부터 출력된 펄스 신호 및 어드레스 신호를 입력하여 특정 동작에서 상기 펄스 신호가 제1 상태에서 제2 상태로 변할 때 입력되는 상기 어드레스 신호를 받아들이는 어드레스 스트로브 수단 및 외부에서 받아들인 상기 어드레스 신호를 이전의 상태와 비교하여 다를 경우에만 출력 신호의 상태를 변화시키는 랫치 수단으로 구성된 적어도 두개 이상의 어드레스 입력 버퍼수단과, 상기 어드레스 입력 버퍼수단의 출력 신호 및상기 제1 펄스 신호 발생 수단으로 부터의 펄스 신호를 입력 신호로 하여 일정한 펄스 폭을 갖는 어드레스 신호를 만들어내는 제1 프리디코더 수단과, 상기 적어도 두개 이상의 어드레스 입력 버퍼부의 출력 신호를 입력 신호로 하여 입력 신호가 변할때 출력 신호를 변환시키는 제2 프리디코더 수단과, 상기 제1 및 제2 프리디코더 수단의 출력 신호를 입력 신호로하여 선택된 디코더에서만 일정한 펄스 폭을 갖는 출력신호를 출력하는 디코더 수단을 구비하는 것을 특징으로 하는 반도체 기억소자의 프리 디코더 회로.A semiconductor device comprising: first and second pulse signal generating means for inputting a clock signal to generate a pulse signal having a predetermined delay time, and a pulse signal and an address signal outputted from the second pulse signal generating means The state of the output signal only if the address strobe means for accepting the address signal input when the pulse signal changes from the first state to the second state in a specific operation and the address signal received externally are different from the previous state At least two address input buffer means composed of a latch means for changing a signal, an output signal of the address input buffer means and a pulse signal from the first pulse signal generating means as an input signal, A first predecoder means for producing and said at least two The second predecoder means for converting the output signal when the input signal is changed by using the output signal of the address input buffer unit as the input signal, and a constant pulse only in the decoder selected using the output signals of the first and second predecoder means as input signals. And a decoder means for outputting an output signal having a width. 제 1 항에 있어서, 상기 제1 프리디코더 수단은, 상기 어드레스 입력 버퍼 수단 및 내부 어드레스 발생장치의 출력 신호와 일정한 지연 시간을 갖는 펄스 신호를 입력 신호로 하여 특정 동작에서는 외부에서 입력된 어드레스 신호를 이용하여 일정한 펄스 폭을 갖는 프리디코딩된 어드레스 신호를 만들어 내고, 다른 특정 동작에서는 내부 어드레스 발생 장치의 어드레스 신호를 이용하여 일정한 펄스 폭을 갖는 프리디코딩 된 어드레스 신호를 만들어 내는 것을 특징으로 하는반도체 기억소자의 프리 디코더 회로.2. The apparatus of claim 1, wherein the first predecoder means uses an output signal of the address input buffer means and an internal address generator as a pulse signal having a constant delay time to input an externally input address signal in a specific operation. Semiconductor memory device, characterized in that for generating a pre-decoded address signal having a constant pulse width, and in other specific operations using the address signal of the internal address generator device to generate a pre-decoded address signal having a constant pulse width Predecoder circuit. 제 1 항에 있어서, 사이 제2 프리디코더 수단은, 상기 어드레스 입력 버퍼 수단 및 내부 어드레스 발생장치의 출력 신호와 일정한 지연 시간을 갖는 펄스 신호를 입력 신호로 하여 특정 동작에서는 외부에서 입력된 어드레스 신호를 이용하여 일정한 펄스 폭을 갖는 프리디코딩된 어드레스 신호를 만들어 내고 다른 특정 동작에서는 내부 어드레스발생장치의 어드레스 신호를 이용하여 일정한 펄스 폭을 갖는 프리 디코딩된 어드레스 신호를 만들어 내는 것을 특징으로하는 반도체 소자의 프리디코더 회로.2. The second predecoder means according to claim 1, wherein the second predecoder means uses an output signal of the address input buffer means and the internal address generator as a pulse signal having a constant delay time to input an externally input address signal in a specific operation. To generate a pre-decoded address signal having a constant pulse width, and in other specific operations, to generate a pre-decoded address signal having a constant pulse width using an address signal of an internal address generator. Decoder circuit. 제 1 항에 있어서, 상기 디코더 수단은, 하나의 풀-업 소자의 두개 이상의 풀-다운 소자를 구성 요소로 하여 상기 제1 프리디코더의 출력 신호는 상기 풀-업 소자와 풀-다운 소자의 게이트 입력 신호로 사용되고, 상기 제1 프리디코더의 출력 신호는 상기 풀-다운 소자의 게이트 입력 신호로 사용되는 것을 특징으로 하는 반도체 기억소자의 프리디코더 회로.2. The apparatus of claim 1, wherein the decoder means comprises two or more pull-down devices of one pull-up device so that an output signal of the first predecoder is a gate of the pull-up device and the pull-down device. The predecoder circuit of the semiconductor memory device, characterized in that it is used as an input signal and the output signal of the first predecoder is used as a gate input signal of the pull-down device. 제 1 항에 있어서, 사이 제1 프리디코더 수단의 입력 신호로 사용되는 어드레스 상기 디코더 수단의 입력신호중에서 최하위 비트 어드레스가 사용되는 것을 특징으로 하는 반도체 소자의 프리디코더 회로.2. The predecoder circuit according to claim 1, wherein the least significant bit address is used among the input signals of said decoder means during the address used as an input signal of said first predecoder means. 반도에 기억 소자에 있어서, 클럭 신호를 입력하여 일정한 지연 시간을 갖는 펄스 신호를 발생하는 제1 및 제2 펄스 신호 발생 수단과, 상기 제2 펄스 신호 발생 수단으로 부터 출력된 펄스 신호 및 어드레스 신호를 입력하여 특정 동작에서 상기 펄스 신호가 제1 상태에서 제2 상태로 변할 때 입력되는 상기 어드레스 신호를 받아들이는 제1 어드레스 스토로브 수단과, 상기 입력된 어드레스를 이용하여 일정한 펄스 폭을 갖는 어드레스 신호를 출력하는 제1 어드레스입력 버퍼 수단과, 상기 제2 펄스 신호 발생 수단으로 부터 출력된 펄스 신호 및 어드레스 신호를 입력하여 특정 동작에서 상기 펄스 신호가 제1 상태에서 제2 상태로 변할 때 입력되는 상기 어드레스 신호를 받아들이는 제2 어드레스 스트로브 수단 및 외부에서 받아들인 상기 어드레스 신호를 이전의 상태와 비교하여 다를 경우에만 출력 신호의 상태를 변화시키는 랫치 수단으로 구성된 제2 어드레스 입력 버퍼 수단과, 상기 적어도 두개 이상의 제1 어드레스 입력 버퍼 수단으로부터의 출력 적어도 두개 이상의 제1 어드레스 입력 장치의 출력 신호 및 상기 제2 어드레스 입력 버퍼의 출력 신호, 또는 상기 적어도 두개 이상의 제2어드레스 입력 장치의 출력 신호를 입력 신호로 하여 일정한 펄스 폭을 갖는 어드레스신호를 만들어 내는 프리디코더 수단과, 상기 프리디코더 수단의 출력 신호를 입력 신호로 하여 선택된 디코더에서만 일정한 펄스 폭을 갖는 출력신호를 출력하는 디코더수단을 구비하는 것을 특징으로 하는 반도체 기억소자의 프리 디코더 회로.A memory device on a peninsula, comprising: first and second pulse signal generating means for inputting a clock signal to generate a pulse signal having a constant delay time, and a pulse signal and an address signal output from the second pulse signal generating means. A first address storobe means for receiving the address signal input when the pulse signal changes from a first state to a second state in a specific operation, and an address signal having a constant pulse width using the input address. The first address input buffer means for outputting the pulse signal and the address signal output from the second pulse signal generating means, and the address input when the pulse signal changes from the first state to the second state in a specific operation; Second address strobe means for receiving a signal and said address signal received externally; A second address input buffer means consisting of latch means for changing the state of the output signal only when different from the previous state, and outputs from the at least two first address input buffer means A predecoder means for generating an address signal having a constant pulse width by using an output signal and an output signal of the second address input buffer or an output signal of the at least two or more second address input devices as input signals, and the predecoder means; And decoder means for outputting an output signal having a constant pulse width only in a selected decoder using the output signal of the input signal as an input signal. 제6항에 있어서, 상기 제1 어드레스 입력 버퍼 수단 및 제2 어드레스 입력 버퍼 수단은, 상기 외부 어드레스 입력 신호 및 내부에서 발생된 어드레스 신호 사이에 멀티플렉스기능을 가지고 있어서 특정 동작에서는 외부에서 입력되는 어드레스 신호를 받아들이고, 다른 특정 동작에서는 내부 어드레스 발생장치에서 출력되는 어드레스 신호를 받아들이는 것을 특징으로 하는 반도체 기억 소자의 프리 디코더 회로.7. The apparatus of claim 6, wherein the first address input buffer means and the second address input buffer means have a multiplex function between the external address input signal and an internally generated address signal so that an externally input address is specified in a specific operation. A predecoder circuit of a semiconductor memory element, characterized in that it accepts a signal and accepts an address signal output from an internal address generator in another specific operation. 제6하에 있어서, 상기 제1 어드레스 입력 버퍼 수단 및 제2 어드레스 입력 버퍼 수단은, 특정 동작에서 클럭 신호가 변하는 경우에 라이징 에지(rising edgy) 와 폴링 에지(falling edgy)에서 어드레스 신호를 받아 들이는 것을특징으로 하는 반도체 기억소자의 프리 디코더 회로.7. The apparatus of claim 6, wherein the first address input buffer means and the second address input buffer means accept an address signal at a rising edge and a falling edge when a clock signal changes in a particular operation. A predecoder circuit of a semiconductor memory device characterized by the above-mentioned. 제 6 항에 있어서, 사이 제1 어드레스 입력 버퍼 수단의 입력 신호는 최하위 비트 어드레스인 것을 특징으로 하는 반도체 기억소자의 프리 디코더 회로.7. The predecoder circuit of claim 6, wherein the input signal of the first address input buffer means is a least significant bit address. 제 6 항에 있어서, 상기 디코더 수단은, 전원전압(Vdd) 및 노드(N99) 사이에 접속되며 게이트에 상기 제1프리디코더부(200)의 출력 신호가 입려된 PMOS트랜지스터(Q1)와, 상기 노드(N99) 및 노드(100) 사이에 접속되며 게이트에상기 제1 프리 디코더부(200)의 출력 신호가 입력된 NMOS 트랜지스터(Q2)와, 상기 노드(N100) 및 노드(N101) 사이에 접속되며 게이트에 상기 제2 프리디코더부(201)의 출력 신호가 입력되는 NMOS트랜지스터(Q3)와, 상기 노드(N101) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기 제2 프리디코더부(201)의 출력 신호가 입력되는 NMOS트랜지스터(Q4)와, 상기 노드(N99) 및 노드(N104) 사이에 직렬접속된 인버터(G58 내지 G60)로 구성된 것을 특징으로 하는 반도체 기억소자의 프리 디코더 회로.The PMOS transistor (Q1) of claim 6, wherein the decoder means is connected between a power supply voltage (Vdd) and a node (N99) and the output signal of the first predecoder unit 200 is applied to a gate thereof. An NMOS transistor Q2 connected between a node N99 and a node 100 and an output signal of the first predecoder unit 200 is input to a gate, and connected between the node N100 and a node N101. And an NMOS transistor Q3 through which the output signal of the second predecoder unit 201 is input to the gate, and is connected between the node N101 and the ground voltage Vss, and the second predecoder unit 201 is connected to the gate. And an inverter (G58 to G60) connected in series between the node (N99) and the node (N104). ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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