KR960016603B1 - Preventing circuit for smps's overvoltage - Google Patents
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Abstract
Description
제1도는 SMPS의 구서을 나타낸 회로도.1 is a circuit diagram showing the phrase of SMPS.
제2도는 본 발명에 따른 회로도.2 is a circuit diagram according to the present invention.
제3도는 R-S 플립플롭의 진리표이다.3 is a truth table of an R-S flip-flop.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 라인 필터2 : 1차 정류회로1: Line filter 2: Primary rectifier circuit
3 : 완충부(Snubber)4 : 제어회로3: buffer part 4: control circuit
5 : 스위칭부6 : 트랜스5: switching unit 6: transformer
7 : 정전압 제어회로8 : 2차측 정류회로7: constant voltage control circuit 8: secondary rectifier circuit
9 : 입력전원11 : R-S 플립플롭9: input power source 11: R-S flip-flop
12 : 비교기FET : 전계효과 트랜지스터12: comparator FET: field effect transistor
PC : 포토카플러BD : 브리지 다이오드PC: Photocoupler BD: Bridge Diode
L1: 코일R1∼R11: 저항L 1 : coil R 1 to R 11 : resistance
C1∼C9: 콘덴서D1∼D7: 다이오드C 1 to C 9 : capacitor D 1 to D 7 : diode
ZD : 제너 다이오드Q1: 트랜지스터ZD: Zener Diode Q 1 : Transistor
NP: 1차측 권선NS: 2차측 권선N P : Primary winding N S : Secondary winding
NB: 베이스권선N B : Base winding
본 발명은 SMPS의 2차측 B+전압의 과다한 상승을 방지하기 위한 SMPS 과전압 상승 방지회로에 관한것으로서, 더욱 상세하게는 회로의 단선이나 개방시 SMPS의 1차측에 유입되는 전원을 차단하여 2차측의 전압이 과도하게 상승되는 것을 방지하도록 하는 과전압 상승 방지회로에 관한 것이다.The present invention relates to a SMPS overvoltage increase prevention circuit for preventing excessive rise of the secondary side B + voltage of the SMPS, and more particularly, to cut off the power flowing into the primary side of the SMPS when the circuit is disconnected or opened. An overvoltage rise prevention circuit for preventing a voltage from being excessively raised.
일반적인 SMPS는 제1도에서와 같이 입력전원(9)에 혼합된 노이즈 성분을 차단하여 순수 입력만을 통과시키는 라인 필터(1)를 입력전원(9) 후단에 구성하고 상기 라인 필터(1)를 통한 교류전원을 평활시키기 위한 1차 정류회로(2)를 콘덴서 (C3) (C4)와 브리지 다이오드(BD) 및 저항(R1)으로 구성하며 상기 1차 정류회로(2)에서 평활된 전원은 트랜스(6)의 1차측 권선(NP)에 인가되어 트랜스(6) 2차측 권선(NS)과 베이스 권선(NB)에서 유기전압이 유기되어 2차측 정류회로(8)를 통하여 출력전원(10)으로 출력되도록 이루어져 있다.In general SMPS, as shown in FIG. 1, a line filter 1 is formed at the rear of the input power source 9 to block the noise component mixed with the input power source 9 and to pass only the pure input. The primary rectifier circuit 2 for smoothing AC power is composed of a capacitor C 3 , C 4 , a bridge diode BD and a resistor R 1 , and the power smoothed in the primary rectifier circuit 2. Is applied to the primary winding (N P ) of the transformer (6) so that the induced voltage is induced in the secondary winding (N S ) and the base winding (N B ) of the transformer (6) and output through the secondary rectifier circuit (8). It is made to be output to the power source (10).
상기 트랜스(6)의 1차측 권선(NP)에 인가된 1차 정류회로(2)의 출력은 스위칭부(5)를 구성하는 전계효과 트랜지스터(FET)가 정전압 제어회로(7)에 연결되어진 제어회로(4)의 제어로 스위칭 동작되어 트랜스(6)의 2차측 권선(NS)에서 일정레벨로 유기되어지게 된다.The output of the primary rectifier circuit 2 applied to the primary winding N P of the transformer 6 is a field effect transistor FET constituting the switching unit 5 is connected to the constant voltage control circuit 7. The switching operation is controlled by the control of the control circuit 4 to be induced at a constant level in the secondary winding N S of the transformer 6.
이러한 동작상태를 각 부문별로 살펴보면 입력전원(9)으로부터 유입된 전원이 라인 필터(1)와 1차 정류회로(2)를 통하여 정류된 전원(Vin)은 저항(R1)(R2)(R3)(R4 Looking at the operation state by each section, the power (Vin) rectified through the line filter (1) and the primary rectifier circuit (2) is the power (R 1 ) (R 2 ) ( R 3 ) (R 4
)과 트랜스(6)의 1차측 권선(NP)에 각각 인가된다.) And the primary winding N P of the transformer 6.
이같이 유입된 전원(Vin)은 저항(R2~R4)과 저항(R5)에 의해 분압되어져 전계효과 트랜지스터(FET)의 게이트측에 바이어스 전압()으로 걸리게 되어 전계효과 트랜지스터(FET)의 소오스측과 드레인측이 도통되기 시작한다.The introduced power Vin is divided by the resistors R 2 to R 4 and the resistor R 5 , and the bias voltage (V) is applied to the gate side of the field effect transistor FET. ), The source side and the drain side of the field effect transistor (FET) start to conduct.
전계효과 트랜지스터(FET)가 도통되면서 베이스 권선(NB)에 베이스 전압()이 유기되고 유기된 베이스 전압이 저항(R6)과 저항(R4) (R5)을 통하여 전계효과 트랜지스터(FET)의 케이트측에 인가되는 전압(VGS)이 증가되어 게이트 단자에 전계효과 트랜지스터(FET)가 포화되기에 충분한 바이어스 전압(VGS)이 된다.A field effect transistor (FET) as a conductive base to a base voltage winding (N B) ( ) Is organic and the voltage (V GS) to be applied to locate the side of a field effect transistor (FET) is increased through the organic base voltage resistance (R 6) and the resistor (R 4) (R 5) an electric field to the gate terminal The bias voltage V GS is sufficient to saturate the effect transistor FET.
베이스 전압(VNB)이 일정상태를 유지하고 있는 중에 전계효과 트랜지스터(FET)의 드레인 전류(ID)가 계속적으로 증가하지 못하고 전계효과 트랜지스터(FET)가 포화되어 전계효과 트랜지스터(FET)가 차단상태에 이르게 된다.While the base voltage V NB remains constant, the drain current I D of the field effect transistor FET does not continuously increase and the field effect transistor FET saturates to block the field effect transistor FET. The state is reached.
게이트에 인가되는 베이스 전압(VGS)의 증가로 전계효과 트랜지스터(FET)가 차단상태가 됨에 따라 베이스 권선(NB)에는 베이스 전압(VNB)이 역전압()이 유기된다. 여기서 VO는 출력전원이고, VD3는 다이오드(D3)에 걸리는 전압이다.As the field effect transistor FET is cut off due to the increase of the base voltage V GS applied to the gate, the base voltage V NB is applied to the base winding N B. ) Is organic. Where V O is the output power and V D3 is the voltage across the diode D 3 .
이에 따라 전계효과 트랜지스터(FET)의 게이트측에 인가되는 바이어스 전압(VGS)이 역방향으로 걸리게되어 전계효과 트랜지스터(FET)가 차단상태를 유지한다.Accordingly, the bias voltage V GS applied to the gate side of the field effect transistor FET is applied in the reverse direction, so that the field effect transistor FET is maintained in a blocked state.
출력전원(VO)이 방전되면 역전압 베이스 전압(VNB)이 작게되어 전계효과 트랜지스터(FET)의 게이트측에 인가되는 바이어스 전압(VGS)이 최초 저항(R2)(R3)(R4)과 저항(R5)에 의하여 분압되어 유입되는 바이어스 전압()이 되어 전계효과 트랜지스터(FET)는 다시 도통상태가 되며, 이같은 동작은 반복하여 계속적으로 이루어진다.When the output power (V O ) is discharged, the reverse voltage base voltage (V NB ) becomes small so that the bias voltage (V GS ) applied to the gate side of the field effect transistor (FET) is the initial resistance (R 2 ) (R 3 ) ( R 4 ) and the bias voltage flowing in by dividing by the resistance (R 5 ) ( The field effect transistor (FET) becomes a conductive state again, and this operation is repeated continuously.
여기서 라인 필터(1)와 1차 정류회로(2)를 통하여 인가되는 입력전원(9)의 변동과 트랜스(6) 2차측 권선(NS)에서 출력하는 출력전원(VO)의 변동을 방지하기 위하여 정전압 제어회로(7)를 구성시켰는데, 이는 2차측 권선(NS)에 출력되는 출력전압(VO)이 낮아지면 포토카플러(PC)를 구성하는 발광다이오드의 애노우드측에 흐르는 애노우드 전류가 작아지고 이에 따라 포토 트랜지스터의 콜렉터측에 흐르는 콜렉터 전류(IC) 역시 작아져서 제어회로(4)의 트랜지스터(Q1)의 베이스측에 흐르는 베이스 전류(IB)도 작아지므로 트랜지스터(Q1)의 콜레터측과 에미터측에 걸리는 전압이 높게 유지되는 반명에 2차측 권선(NS)에서 출력되는 출력전원이(VO)이 커지면 포토카플러(PC) 발광다이오드의 애노우드측에 흐르는 애노우드 전류(IA)가 커지고 이에 연동하여 포토 트랜지스터의 콜렉터측에 걸리는 콜렉터 전류(IC) 역시 커지므로 트랜지스터(Q1)의 베이스전류(IB)가 증가하여 트랜지스터(Q1)의 콜렉터측과 에미터측 사이에 걸리는 전압(VCE)이 낮아져 전계효과 트랜지스터(FET)의 게이트측에 인가되는 바이어스전압(VGS)가 감소되어 전계효과 트랜지스터(FET)의 소오스측에서 드레인측으로 흐르는 전류를 감소시켜 트랜스(6) 2차측 권선(NS)에서 출력되는 출력전원을 낮추게 된다.This prevents the variation of the input power 9 applied through the line filter 1 and the primary rectifier circuit 2 and the variation of the output power V O output from the secondary winding N S of the transformer 6. In order to achieve this, a constant voltage control circuit 7 is constructed. The output voltage V O output to the secondary winding N S is lowered, and the anode flows to the anode side of the light emitting diode constituting the photocoupler PC. As the wood current is reduced and thus the collector current I C flowing to the collector side of the photo transistor is also reduced, the base current I B flowing to the base side of the transistor Q 1 of the control circuit 4 is also reduced. If the output power (V O ) output from the secondary winding (N S ) is increased while the voltage applied to the collector and emitter sides of Q 1 ) is high, the photocoupler (PC) is connected to the anode side of the light emitting diode. by increasing the flowing anode current (I a) linked thereto Voltage collector current applied to the collector side of the soil transistor (I C), so also increase applied between the collector side and the emitter teocheuk of by the base current (I B) of the transistor (Q 1) increase the transistor (Q 1) (V CE) As a result, the bias voltage V GS applied to the gate side of the field effect transistor FET is reduced to decrease the current flowing from the source side to the drain side of the field effect transistor FET, thereby reducing the secondary winding N S of the transformer 6. ) Will lower the output power.
여기서 정전압 제어회로(7)를 구성하는 포토카플러(PC)는 트랜스(6)의 2차측의 신호를 검출하여 비전도성으로 트랜스(6)의 1차측에 피이드백시킬 수 있는 광소자이다.The photocoupler PC constituting the constant voltage control circuit 7 is an optical element that can detect a signal on the secondary side of the transformer 6 and feed back to the primary side of the transformer 6 nonconductively.
1차 정류회로(2)의 출력을 완충시키는 완충부(3)는 트랜스(6)의 1차측 권선(NP)에 유기되는 역기전력을 흡수하여 EMI(Electroic Magnetic Interference)노이즈를 감소시키는 한편 전계효과 트랜지스터(FET)의 파괴를 방지한다.The buffer part 3, which buffers the output of the primary rectifying circuit 2, absorbs counter electromotive force induced in the primary winding N P of the transformer 6 to reduce EMI (Electromagnetic Magnetic Interference) noise while having an electric field effect. The destruction of the transistor FET is prevented.
라인 필터(1)와 1차 정류회로(2)를 통하여 입력전원(9)이 인가된 초기에 트랜스(6)의 2차측 권선(NS)에서 출력되는 출력전압(VO)이 낮고 정전압 회로(7) 동작에 의해 전계효과 트랜지스터(FET)의 게이트측에 큰 바이어스 전압(VGS)이 인가되고 드레인과 소오스간에 흐르는 드레인 전류(ID)가 크게 된다.The output voltage (V O ) output from the secondary winding (N S ) of the transformer (6) at the initial stage when the input power source (9) is applied through the line filter (1) and the primary rectifier circuit (2) is low and the constant voltage circuit (7) By the operation, a large bias voltage V GS is applied to the gate side of the field effect transistor FET and the drain current I D flowing between the drain and the source is increased.
이같은 과전류 흐름을 방지하기 위하여 저항(R5)에서 과전류를 검출하고 다이오드(D2)와 트랜지스터(Q1)를 구동시켜 드레인 전류(ID)를 통제한다.In order to prevent such an overcurrent flow, the overcurrent is detected in the resistor R 5 , and the drain current I D is controlled by driving the diode D 2 and the transistor Q 1 .
이같이 구성되어 동작하는 SMPS는 입력전원 레벨에 관계없이 출력전원 레벨이 일정레벨을 갖도록 하고 있으나 SMPS를 구성하는 회로의 고장에 의해 회로가 쇼트되거나 오픈될 때 발열 및 화재의 위험성이 있을뿐더러 폭발과 SMPS 후단까지 연쇄 고장을 일으키는 등의 위험성을 가지고 있다.The SMPS configured and operated in this way has a certain level of output power regardless of the input power level, but there is a risk of heat generation and fire when the circuit is shorted or opened due to the failure of the circuit constituting the SMPS. There is a risk of causing a chain failure to the rear end.
특히 상기와 같은 고장이 있을 경우 트랜스를 구성하는 2차측 권선에서 출력되는 출력전압이 상승하는데 이를 제한하는데 어려움이 있었다.In particular, if there is a failure as described above, there is a difficulty in limiting the output voltage output from the secondary winding constituting the transformer.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 2차측 권선 NS로 유기되는 전압과 브리지 다이오드부터 유입되는 기준전압을 비교시켜 제어회로의 구동을 차단하여 전계효과 트랜지스터의 스위칭 동작을 멈추게 할 수 있도록 하는 2차측 과전압 상승 방지회로를 제공하는데 그 목적이 있다.Therefore, the present invention has been made to solve the above problems, by comparing the voltage induced by the secondary winding N S with the reference voltage flowing from the bridge diode to cut off the driving of the control circuit to switch the operation of the field effect transistor. It is an object of the present invention to provide a secondary side overvoltage rising prevention circuit that can be stopped.
이하 본 발명의 구성 및 동작효과를 첨부된 도면에 의하여 보다 상세히 설명하면 다음과 같다.Hereinafter, the configuration and operation of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은 제2도에 도시된 바와 같이, 1차 정류회로(2)의 전원을 전계효과 트랜지스터(FET)의 스위칭 작용으로 트랜스(6)를 통해 2차측으로 유기시키고, 상기 스위칭용 전계효과 트랜지스터(FET)의 게이트에는 정전압제어회로(7)와 제어회로(4)를 통해 상기 트랜스(6)의 2차측 출력단을 연결하여 이루어진 SMPS에 있어서, 상기 1차 정류회로(2)의 출력단에 기준전압을 출력하는 다이오드(D5)를 통해 콘덴서(C9)를 연결함과 더불어 다이오드(D6)에 저항(R11)을 추가로 매개하여 비교기(12)의 비반전단자를 연결하고 또한 그 비반전단자에는 제너다이오드(ZD)를 연결하는 한편, 상기 비교기(12)의 반전단자에는 다이오드(D5)를 매개로 트랜스(6)의 베이스 권선(NB)과 콘덴서(C8)를 연결하고, 상기 비교기(12)의 출력단에는 R-S 플립플롭(11)의 셋트단자(S)를 연결하며, 또한 R-S 플립플롭(11)의 출력단에는 다이오드(D7)와 저항(R10)을 차례로 매개하여 제어회로(4)에 있는 트랜지스터(Q1)의 베이스를 연결한 구조로 되어 있다.According to the present invention, as shown in FIG. 2, the power supply of the primary rectifying circuit 2 is induced to the secondary side through the transformer 6 by the switching action of the field effect transistor (FET), and the field effect transistor for switching. In the SMPS formed by connecting the secondary output terminal of the transformer 6 to the gate of the (FET) via a constant voltage control circuit 7 and a control circuit 4, a reference voltage is output to the output terminal of the primary rectifying circuit 2. In addition to connecting the capacitor (C 9 ) through the diode (D 5 ) outputting the output and the additional resistance (R 11 ) to the diode (D 6 ) to connect the non-inverting terminal of the comparator 12 and also the ratio Zener diode (ZD) is connected to the inverting terminal, while the inverting terminal of the comparator 12 is connected to the base winding (N B ) and the condenser (C 8 ) of the transformer (6) via a diode (D 5 ) The set terminal (S) of the RS flip-flop 11 is connected to the output terminal of the comparator 12, and The output terminal of the RS flip-flop (11) is a diode (D 7) and a resistor (R 10) in turn mediated by connecting the base of the transistor (Q 1) in the control circuit 4 structure.
상기 구성소자중 R-S 플립플롭(11)은 제3도 진리표와 같은 동작상태를 보인다.Among the components, the R-S flip-flop 11 exhibits an operating state as shown in FIG.
도면중 미설명 부호 R10는 저항이고, D7는 다이오드이다.In the figure, reference numeral R 10 is a resistor, and D 7 is a diode.
이같이 구성된 본 발명은 SMPS의 구동상태가 정상(입력전원이 정상 상태일때를 말한다)일때에는 종래 설명에서와 같이 동작하여 일정레벨의 출력전압을 얻을 수 있다.According to the present invention configured as described above, when the driving state of the SMPS is normal (i.e., when the input power is in a normal state), the present invention operates as in the prior art to obtain a constant level output voltage.
반면에 트랜스(6) 2차측 권선(N5)에서 일정레벨을 넘는 출력전압(VO)이 유기되면 트랜스(6)의 베이스 권선(NB)에서 역방향의 베이스 권선 전압()이 유기되어 비교기(12)의 반전단자(-)에 인가되는데 이때 비교기(12) 비반전단자(+)에는 브리지 다이오드(BD)로 부터 인가되어지는 기준전압(Vref)가 유입되어진다.On the other hand, if the output voltage V O exceeding a predetermined level is induced in the secondary winding N 5 of the transformer 6, the base winding voltage of the reverse direction is reversed from the base winding N B of the transformer 6. ) Is induced and applied to the inverting terminal (-) of the comparator 12, where the reference voltage Vref applied from the bridge diode BD is introduced into the non-inverting terminal (+) of the comparator 12.
이에 따라 비교기(12)의 출력단에서 제3도의 진리표에 나타낸 바와 같이 하이레벨의 신호가 출력되어 R-S 플립플롭(11)의 셋트단자(S)에 인가됨으로서 R-S 플립플롭(11)의 출력단(Q)에서 하이레벨의 신호가 출력되어 트랜지스터(Q1)의 베이스측에 인가된다.Accordingly, as shown in the truth table of FIG. 3 at the output terminal of the comparator 12, a high level signal is output and applied to the set terminal S of the RS flip-flop 11, thereby outputting the output terminal Q of the RS flip-flop 11. The high level signal is output from and applied to the base side of transistor Q 1 .
따라서 트랜지스터(Q1)가 "턴온"되어 전계효과 트랜지스터(FET)의 게이트측에 인가되던 저항(R2~R5)을 통한 전원(Vin)이 트랜지스터(Q1)을 통해 접지로 흘러 전계효과 트랜지스터(FET)가 차단상태를 유지함으로써 트랜스(6)의 2차측 출력을 제거할 수 있어 2차측에 연결된 후단의 구성을 보호할 수 있다.Therefore, the transistor Q 1 is "turned on" so that the power supply Vin through the resistors R 2 to R 5 applied to the gate side of the field effect transistor FET flows to the ground through the transistor Q 1 to the field effect. By keeping the transistor FET off, the secondary output of the transformer 6 can be removed, thereby protecting the configuration of the rear stage connected to the secondary side.
상술한 바와 같이 본 발명은 SMPS의 트랜스 2차측 출력에 의해 유기되는 베이스 전압과 브리지 다이오드 출력을 기준전압으로 비교하여 전계효과 트랜지스터의 구동상태를 제어함으로써 트랜스 2차측에 연결된 각종 부하을 보호할 수 있는 효과가 있다.As described above, the present invention compares the base voltage induced by the transformer secondary output of the SMPS with the bridge diode output as a reference voltage to control the driving state of the field effect transistor, thereby protecting various loads connected to the secondary transformer. There is.
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