KR960016343B1

KR960016343B1 - Cmos operational amplifier

Info

Publication number: KR960016343B1
Application number: KR1019930025326A
Authority: KR
Inventors: 이덕구; 이명석
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1993-11-26
Filing date: 1993-11-26
Publication date: 1996-12-09
Also published as: KR950015971A

Abstract

a bias node(44) whose current is controlled by a bias transistor(46) driven by a bias voltage; and a differential input terminal(48) comprising two differential amplifying circuits which are connected in parallel each other between a supplying power source terminal(VDD) and the bias node(44), and includes one of active load transistors(20,22,32,34) on each current path by way of VDD.

Description

Seamos op amp

제1도는 종래 기술에 의한 연산증폭기의 차동입력단의 회로구성을 보여주는 도면.1 is a circuit diagram illustrating a differential input stage of an operational amplifier according to the prior art.

제2도는 본 발명에 의한 연산증폭기의 차동입력단의 회로구성을 보여주는 실시예.Figure 2 is an embodiment showing the circuit configuration of the differential input stage of the operational amplifier according to the present invention.

제3도는 제2도의 차동입력단 48과 차동출력단이 포함된 본 발명에 의한 연산증폭기를 보여주는 도면.3 is a view showing the operational amplifier according to the present invention including the differential input stage 48 and the differential output stage of FIG.

본 발명은 연산증폭기(operational amplifier)에 관한 것으로, 특히 씨모오스(CMOS) 제조공정에 의해 이루어지고 차동(differential) 입/출력단을 가지는 연산증폭기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to operational amplifiers and, more particularly, to operational amplifiers made by CMOS manufacturing processes and having differential input / output stages.

이 기술분야에서는 비교기로서 통상적으로 2개의 입력신호를 차동증폭하는 연산증폭기(또는 OP앰프)를 사용하고 있다. 이러한 연산증폭기는, 아주 큰 직류전압 이득(gain)을 가진 소자로서 전자회로 설계에 있어서 하나의 기본소자로 널리 사용되고 있음은 공지의 사실이다. 한편 연산증폭기는 입력(input)과 출력(output)간의 증폭특성이 각 단자(terminal)에 걸리는 전압(voltage)에 의해 규정된다. 이처럼 입/출력간의 증폭특성이 전압으로 규정되는 연산증폭기를 전압모드동작의 연산증폭기라 하며 실질적으로 이러한 연산증폭기가 비교기의 주류를 이루고 있다.In the art, an operational amplifier (or an op amp) that differentially amplifies two input signals is commonly used as a comparator. It is known that such an operational amplifier is widely used as a basic element in electronic circuit design as an element having a very large DC voltage gain. On the other hand, the operational amplifier is defined by the voltage across each terminal whose amplification characteristics between the input and the output. As described above, an operational amplifier whose voltage amplification characteristic is defined as a voltage is referred to as an operational amplifier of voltage mode operation.

한편 각 단자의 전압을 정의하려면 기준이 되는 공통전위 점(0V의 점)을 정해야 한다. 통상 이 공통전위는 접지(GND)전위를 취하게 되며, 이 점을 0V로 간주한다.On the other hand, in order to define the voltage of each terminal, the common potential point (point of 0V) must be determined. Normally this common potential will take the ground (GND) potential, which is considered 0V.

한편 연산증폭기에는 입력신호로부터 회로의 동작을 정상적으로 수행하게 하기 위하여 그리고 입력신호의 소신호 특성을 지배하기 위하여 고정바이어스(static bias)를 걸어주게 된다. 여기서 고정바이어스를 공급하여 주기 위한 회로가 연산증폭기에 구비된다. 이 고정바이어스회로를 연산증폭기에 입력되는 신호들과 무관하게 연산증폭기의 출력레벨을 일정하게 고정시켜주는 역할을 하게 된다. 그러나 이러한 고정바이어스회로만 구비되는 연산증폭기의 사용은 실제적으로 전자회로의 고속동작 추세에 따라 연산증폭 속도도 고속으로 수행할 필요성이 대두되었으며, 이를 위한 여러 노력이 있어 왔다.On the other hand, the operational amplifier is subjected to a static bias in order to normally perform the operation of the circuit from the input signal and to control the small signal characteristics of the input signal. Here, a circuit for supplying a fixed bias is provided in the operational amplifier. This fixed bias circuit serves to fix the output level of the operational amplifier constant regardless of the signals input to the operational amplifier. However, the use of the operational amplifier provided with only the fixed bias circuit has been required to perform the operation amplification speed at high speed according to the trend of the high speed operation of the electronic circuit, and there have been many efforts for this.

이러한 노력중의 일례로서 논문 IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.24, NO.3, JUNE 1989에 알 클링케(R.KLINKE)등에 의해 제안되어 페이지 744-746 사이에 개시된 기술이 있다.(논문제목:A Very-High-Slew-Rate CMOS Operational Amplifier)상기 논문에 개시된 기술의 구성상 특징은, 연산증폭기가, 연산증폭의 속도를 빠르게 해주기 위한 방법의 하나로 입력단의 고정바이어스(static bias)회로외에 다이나믹바이어스(dynamic bias)를 공급해주는 추가바이어스조절단을 구비한 것이다. 그리고 이들 바이어스에 따라 2개의 입력트랜지스터로 공급되는 2개의 입력신호에 대응하여 2개의 신호가 증폭출력된다. 이 2개의 입력신호는 Vp와 Vn으로 이루어지는데, Vp는 연산증폭기의 비반전(+)단자를 통해 입력되는 양(positive)신호이고, Vn은 연산증폭기의 반전(-)단자를 통해 입력되는 음(negative)신호로서, 이들 두 신호는 각각 접지(GND)레벨에 대하여 대칭적으로 입력된다. 한편 이들 바이어스를 공급받는 연산증폭기는, 공급전원 VDD에 병렬연결되어 각각 제1전류경로를 형성하는 2개의 제1트랜지스터쌍과 제2전류경로를 형성하는 2개의 제2트랜지스터쌍, 그리고 이들 제1트랜지스터쌍과 제2트랜지스터쌍의 공통접속노드와 접지전원 GND사이에 형성되는 바이어스트랜지스터로 이루어진다. 상기 제1트랜지스터쌍 또는 제2트랜지스터쌍은 각각 2개의 직렬연결된 능동부 하소자로서의 피모오스트랜지스터와 입력트랜지스터로서의 엔모오스트랜지스터로 이루어진다. 이러한 구조에서 고정바이어스회로는, 연산증폭기에 바이어스 방법으로 소(小)신호 특성을 지배한다. 그리고 추가바이어스조절단은 연산증폭기의 대(大)신호 특성을 지배한다. 즉, 연산증폭기의 슬루우레이트(slew rate)를 크게 증가시킨다. 그러나 이와같은 연산증폭기를 슬루우레이트를 크게 증가시키는 잇점이 있는 반면에, 차동입력단을 형성하는 각각의 전류경로상에 구비되는 능동부하소자로서의 피모오스트랜지스터가 하나씩만이 구비되는 기술임에 의해 D.C. 개루프(open loop) 전류이득(gain)이 감소되는 문제점이 있어 왔다.An example of such an effort is the technique proposed by R.KLINKE, et al., Pages 744-746 in IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.24, NO.3, JUNE 1989. Title: A Very-High-Slew-Rate CMOS Operational Amplifier The structural feature of the technique disclosed in the above paper is that the operational amplifier is a static bias circuit at the input stage as a way to speed up the operation amplification. In addition, it is equipped with an additional bias control stage to supply a dynamic bias. The two signals are amplified and output in response to the two input signals supplied to the two input transistors according to these biases. These two input signals consist of Vp and Vn, where Vp is a positive signal input through the non-inverting (+) terminal of the operational amplifier, and Vn is a negative signal input through the inverting (-) terminal of the operational amplifier. As a negative signal, these two signals are each input symmetrically with respect to the ground (GND) level. On the other hand, the operational amplifier supplied with these biases, two first transistor pairs connected in parallel to the supply power supply VDD, respectively, forming a first current path, two second transistor pairs forming a second current path, and these first A bias transistor is formed between the common connection node of the transistor pair and the second transistor pair and the ground power supply GND. Each of the first transistor pair or the second transistor pair consists of a PMO transistor as two series connected active element devices and an MOS transistor as an input transistor. In such a structure, the fixed bias circuit dominates the small signal characteristic by the bias method to the operational amplifier. The additional bias control stage governs the large signal characteristics of the operational amplifier. That is, the slew rate of the operational amplifier is greatly increased. However, this op amp has the advantage of greatly increasing the slew rate, while D.C. D.C. has only one PMO transistor as an active load element provided on each current path forming the differential input stage. There has been a problem that the open loop current gain is reduced.

한편 전류이득의 감소문제를 극복하는 또 다른 종래 기술이 논문 IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.sc-20, NO.4, AUGUST 1985에 미란 밀코빅(MIRAN MILKOVIC)에 의해 제안되어 페이지 845-851 사이에 개시된 기술이 있었다. (논문제목:Current Gain High-Frequency CMOS Operational Amplifiers) 이와 관련하여 제1도는 상기 논문에 개시된 기술을 개시하고 있다. 상기 제1도의 회로의 구성상 특징은, 공급전원 VDD와 바이어스트랜지스터 16과의 사이에 형성되는 전류경로 2-4-6-14 및 8-10-12-14 상에 능동부하소자로서의 피모오스트랜지스터 2 및 8이 하나 더 구비되는 것으로, 이는 연산증폭기내에 전류미터(current mirror)가 하나 더 구성되는 것이다. 이렇게 하나 더 구비된 피모오스트랜지스터 2 및 8은 DC개루프 이득을 증가시키게 되어 전술한 알 클링케 등에 의해 제안된 기술의문제점을 해결하게 된다. 그러나 이렇게 전류미러가 하나 더 구비됨에 의해 입력 공통모드범위(input common mode range)가 좁아지는 문제점이 발생한다. 즉, 입력신호 Vp와 Vn에 공통모드 입력신호가 공급된다고 가정하면, 이때 이 공통모드입력을 공급전원 VDD 를 향하여 양(+)으로 증가시키면 최종으로 한계에 달하는 전압은 최상위 전아으로서의 공급전원 VDD 에서 피모오스트랜지스터를 포화(saturation)상태로 유지시키기 위한 각각의 드레인단자와 소오스단자간의 전압 Vds를 감소시킨 전압이 된다. 결국 공통모드입력을 양으로 증가시킬 수 있는 최대는 VDD-2Vds가 된다. 따라서 공통모드입력의 범위가 적어지는 문제가 발생한다. 이렇게 되면 입력신호에 대응하여 높은 출력전압을 얻기 위한 구동능력이 저하되는 결과가 초래된다.Meanwhile, another prior art that overcomes the problem of reduction of current gain is proposed by MIRAN MILKOVIC in the paper IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.sc-20, NO.4, AUGUST 1985, page 845- There was a technique disclosed between 851. (Current issue: Current Gain High-Frequency CMOS Operational Amplifiers) In this regard, FIG. 1 discloses the technique disclosed in the paper. The configuration characteristic of the circuit of FIG. 1 is that the PMO transistor as an active load element on the current paths 2-4-6-14 and 8-10-12-14 formed between the supply power supply VDD and the bias transistor 16. 2 and 8 are further provided, which is one more current mirror in the operational amplifier. Thus, the PMO transistors 2 and 8 provided with one more increase the DC open loop gain, thereby solving the problems of the technique proposed by Al Klinkke et al. However, such a current mirror is further provided, resulting in a narrow input common mode range. In other words, assuming that the common mode input signal is supplied to the input signals Vp and Vn, if the common mode input is increased positively toward the supply power supply VDD, the voltage reaching the limit is finally supplied from the supply power supply VDD as the highest predecessor. It becomes a voltage which reduced the voltage Vds between each drain terminal and the source terminal for keeping a PIM transistor in saturation state. Eventually, the maximum that can increase the common mode input by a positive amount is VDD-2Vds. Therefore, there is a problem that the range of the common mode input becomes small. This results in a decrease in driving capability for obtaining a high output voltage in response to the input signal.

따라서 본 발명의 목적은 입력의 공통모드범위가 증가된 연산증폭기를 제공함에 있다.It is therefore an object of the present invention to provide an operational amplifier with an increased common mode range of an input.

본 발명의 다른 목적은 입력신호에 대응하여 높은 출력전압을 얻기 위한 구동능력이 향상되는 연산증폭기를 제공함에 있다.Another object of the present invention is to provide an operational amplifier having improved driving capability for obtaining a high output voltage in response to an input signal.

본 발명의 또다른 목적은 차동입력단을 통한 전류이득이 증가된 연산증폭기를 제공함에 있다.Another object of the present invention is to provide an operational amplifier with an increased current gain through a differential input stage.

본 발명의 또다른 목적은 전류이득과 입력의 공통모드범위가 모두 증가되는 연산증폭기를 제공함에 있다.It is another object of the present invention to provide an operational amplifier in which both the current gain and the common mode range of the input are increased.

이러한 본 발명의 목적들을 최적으로 달성하기 위한 본 발명은, 차동입력단을 가지는 연산증폭기를 향한 것이다.The present invention for optimally achieving the objects of the present invention is directed to an operational amplifier having a differential input stage.

상기 본 발명에 의한 연산증폭기는, 2개의 차동증폭회로로 이루어지는 차동입력을 구비한다.The operational amplifier according to the present invention includes a differential input consisting of two differential amplifier circuits.

상기 본 발명에 의한 차동입력단자의 2개의 차동증폭회로는, 공급전원과 바이어스노드 사이에 서로 병렬접속하고, 각 차동증폭회로는 공급전원으로 통하는 각각의 전류경로상에 하나의 능동부하트랜지스터를 각각 구비한다.The two differential amplifier circuits of the differential input terminal according to the present invention are connected in parallel with each other between the supply power supply and the bias node, and each differential amplifier circuit has one active load transistor on each current path leading to the supply power supply. Equipped.

상기 차동입력단은, 상기 능동부하트랜지스터들에 의해 2개의 전류미러가 형성되며 이들 2개의 전류미러는 입력신호에 대응하는 서로 전류흐름이 상보적으로 됨을 특징으로 한다.In the differential input stage, two current mirrors are formed by the active load transistors, and the two current mirrors are complementary to each other corresponding to the input signal.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 부품들은 가능한한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that the same parts in the figures represent the same reference signs wherever possible.

하기 설명에서 차동입력단 및 차동출력단등과 같은 특정 상세들이 본 발명의 보다 전반적인 이해을 제공하기 위해 나타나 있다. 이들 특정 상세들없이 또는 이들 특정 상세들의 변형을 통해서도 본 발명이 실시될수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다.In the following description, specific details such as differential input stage and differential output stage are shown to provide a more general understanding of the present invention. It will be apparent to those skilled in the art that the present invention may be practiced without these specific details or through modifications of these specific details.

제2도는 본 발명에 의한 연산증폭기의 차동입력단의 실시예를 보여주는 회로도이다. 제2도의 구성을 전체적으로 살펴보면, 2개의 입력신호 Vp와 Vn을 공유하고 공급전원 VDD와 바이어스노드 44사이에 서로 병렬접속되는 2개의 차동증폭회로(20,22,28,30)와 (32,34,40,42)가 차동입력단 48을 구성하고 있으며, 이는 본 발명의 구성상 특징으로 됨을 주목하여야 할 것이다. 이러한 구성을 상세하게 살펴보면 다음과 같다. 즉, 차동입력단 48은, 공급전원 VDD와 접속노드 24와의 사이에 채널이 형성되고 접속노드 24에 게이트단자가 접속되는 능동부하트랜지스터로서의 피모오스트랜지스터 20과, 공급전원 VDD와 접속노드 26과의 사이에 채널이 형성되고 접속노드 24에 게이트단자가 접속되는 능동부하트랜지스터로서의 피모오스트랜지스터 22와, 접속노드 24와 바이어스노드 44와의 사이에 채널이 형성되고 입력신호 Vn이 게이트단자로 공급되는 입력트랜지스터로서의 엔모오스트랜지스터 28과, 접속노드 26과 바이어스노드 44와의 사이에 채널이 형성되고 입력신호 Vp가 게이트단자로 공급되는 입력트랜지스터로서의 엔모오스트랜지스터 30과, 공급전원 VDD와 접속노드 36과의 사이에 채널이 형성되고 접속노드 38에 게이트단자가 접속되는 능동부하트랜지스터로서의 피모오스트랜지스터 32와, 공급전원 VDD와 접속노드 38과의 사이에 채널이 형성되고 접속노드 38에 게이트단자가 접속되는 능동부하트랜지스터로서의 피모오스트랜지스터 34와, 접속노드 36과 바이어스노드 44와의 사이에 채널이 형성되고 입력신호 Vn이 게이트단자로 공급되는 입력트랜지스터로서의 엔모오스트랜지스터 40과, 접속노드 38과 바이어스노드 44와의 사이에 채널이 형성되고 입력신호 Vp가 게이트단자로 공급되는 입력트랜지스터로서의 엔모오스트랜지스터 42와, 바이어스노드 44와 접지전원 GND와의 사이에 채널이 형성되고 바이어스전압 Vbias가 게이트단자로 공급되는 바이어스트랜지스터로서의 엔모오스트랜지스터 46으로 이루어진다. 여기서 접속노드 24에서 출력신호 Vo'+가 출력되고, 접속노드 26에서 출력신호 Vo-가 출력되고, 접속노드 36에서 출력신호 Vo+가 출력되고, 접속노드 38에서 출력신호 Vo'-가 출력된다. 한편 제2도의 구성에서 바이어스전압 Vbias는 전술한 바 있는 알. 클링케 등에 의해 제안된 논문에 개시된 기술을 이용하여 실시할 수 있다. 제2도의 구성을 살펴보면 4개의 전류미러가 형성됨을 알 수 있는데, 이는 피모오스트랜지스터 20과 22가 형성하는 전류미러와, 피모오스트랜지스터 32와 34가 형성하는 전류미러와, 트랜지스터 28과 40이 형성하는 전류미러와, 트랜지스터 40과 42가 형성하는 전류미러로 이루어진다. 이러한 전류미러중 능동부하트랜지스터들에 의해 형성되는 전류미러인 피모오스트랜지스터 20과 22가 형성하는 제1전류미러와, 피모오스트랜지스터 32와 34가 형성하는 제2전류미러는 입력신호 Vp와 Vn의 입력에 대응하여 서로 각 채널에 흐르는 전류의 양이 상보적으로(즉, 제1전류미러에 흐르는 전류의 양이 많으면 제2전류미러에 흐르는 전류의 양은 적게 됨)됨을 미리 밝혀 두며, 이는 회로구성에서 용이하에 예측할 수 있는 사실이다. 한편 제2도의 구성을 살펴보면, 모두 4개의 신호인 Vo+, Vo'+, Vo-,Vo'-가 출력됨을 알 수 있는데, 이는 연산증폭기의 차동출력단(도시되지 않음)에서 통상적으로 4개의 구동신호를 필요로 함에 의한것이며, 이는 후술되는 제3도와 관련하여 나타낼 것이다.2 is a circuit diagram showing an embodiment of the differential input stage of the operational amplifier according to the present invention. Referring to the configuration of FIG. 2, two differential amplifier circuits (20, 22, 28, 30) and (32, 34) which share two input signals Vp and Vn and are connected in parallel between the power supply VDD and the bias node 44 in parallel. It should be noted that, 40 and 42 constitute a differential input stage 48, which is a structural feature of the present invention. Looking at this configuration in detail as follows. That is, the differential input terminal 48 has a channel formed between the power supply VDD and the connection node 24, and the PMOS transistor 20 as an active load transistor with a gate terminal connected to the connection node 24, and between the supply power supply VDD and the connection node 26. A channel is formed at the PMO transistor 22 as an active load transistor, and a gate is connected to the connection node 24, and a channel is formed between the connection node 24 and the bias node 44, and the input signal Vn is supplied as a gate terminal. A channel is formed between the MOS transistor 28, the connection node 26, and the bias node 44, and the channel between the MOS transistor 30 as an input transistor to which the input signal Vp is supplied to the gate terminal, and the power supply VDD and the connection node 36. Is formed and the PMO transistor as an active load transistor having a gate terminal connected to the connection node 38 A channel is formed between the stirrer 32, the supply power supply VDD, and the connection node 38, and the channel is connected between the PMOS transistor 34 as an active load transistor, and the connection node 36 and the bias node 44 are connected to the connection node 38. And a channel formed between the connection transistor 38 and the bias node 44, and the input transistor Vf supplied to the gate terminal, and the input transistor V42 supplied to the gate terminal. And an MOS transistor 46 as a bias transistor in which a channel is formed between the bias node 44 and the ground power supply GND, and the bias voltage Vbias is supplied to the gate terminal. Here, the output signal Vo '+ is output from the connection node 24, the output signal Vo- is output from the connection node 26, the output signal Vo + is output from the connection node 36, and the output signal Vo'- is output from the connection node 38. On the other hand, in the configuration of FIG. 2, the bias voltage Vbias has been described above. The technique disclosed in the paper proposed by Klinke et al. Referring to the configuration of FIG. 2, it can be seen that four current mirrors are formed, that is, the current mirrors formed by the PIO transistors 20 and 22, the current mirrors formed by the PMO transistors 32 and 34, and the transistors 28 and 40 are formed. And a current mirror formed by the transistors 40 and 42. Among these current mirrors, the first current mirrors formed by the PMO transistors 20 and 22, which are current mirrors formed by the active load transistors, and the second current mirrors formed by the PMO transistors 32 and 34, are formed of the input signals Vp and Vn. It is known in advance that the amount of current flowing in each channel corresponding to the input is complementary (that is, if the amount of current flowing in the first current mirror is large, the amount of current flowing in the second current mirror is small). It is a fact that can be predicted easily. On the other hand, referring to the configuration of FIG. 2, it can be seen that all four signals Vo +, Vo '+, Vo-, Vo'- are output, which is typically four driving signals at the differential output terminal (not shown) of the operational amplifier. This is shown in connection with FIG. 3 which will be described later.

이와같은 제2도의 구성에 따른 연산증폭기의 차동입력단 48의 동작특성을 살펴본다. 본 발명에 의한 연산증폭기의 특징중 하나는, 연산증폭기의 출력단을 AB급 푸시-풀(push-pull)(이는 연산증폭기 중 최상의 동작특성을 가지는 연산증폭기회로를 의미하는 이 기술분야의 전문용어임을 밝혀둔다.)로 동작시키기 위하여 Vo'+, Vo'-의 두출력을 제2도의 차동입력단 48로부터 출력시키는 것이다. (i)먼저 본 발명에 의한 연산증폭기의 차동입력단이 D.C.개루프이득이 크게 유지되는 동작원리를 설명하면 다음과 같다. 통상적으로 연산증폭기의 D.C.개루프이득은 차동입력단과 차동출력단에서 각각 이루어지는데, 본 발명은 차동입력단에 관해서만 이득을 증가시키는 것이다. 통상적으로 연산증폭기 차동입력단의 이득은 비반전(+) 또는 반전(-)의 입력트랜지스터와 능동부하트랜지스터의 상호관계로부터 얻어진다. 제2도에서 차동입력단의 구조가 2개의 차동증폭회로가 좌우대칭인 바, 설명의 편의상 1개의 차동증폭회로만을 설명한다. 비반전입력 Vp에 양(+)으로 증가하는 입력신호에 변화분을 가하고 반전입력 Vn에 음(-)으로 감소하는 입력신호에 변화분을 가하면, 엔모오스트랜지스터 30에 흐르는 전류는 증가하게 되고 엔모오스트랜지스터 28에 흐르는 전류는 감소하게 된다. 이 감소하는 전류가 피모오스트랜지스터 20에 흐르게 되고 이는 다시 피모오스트랜지스터 22에 미러된다. 결과적으로 엔모오스트랜지스터 30의 증가한 전류와 피모오스트랜지스터 22의 감소한 전류가 출력노드 26으로 그 차이만큼 흐르게 되어 연산증폭기의 출력단(도시되지 않음)을 구동하게 된다. 이는 차동입력단에 출력노드 26을 통해 출력되는 Vo-에서의 출력저항이 커지는 결과가 되어 종래의 기술보다도 더 높은 D.C. 개루프이득을 유지하게 된다. (ⅱ)다음으로 본 발명에 의한 연산증폭기의 차동입력단 48이 입력신호의 공통모드(common mode)범위가 증가되는 것에 대하여 설명한다. 연산증폭기의 공통모드 입력의 범위는 연산증폭기의 출력스윙(output swing)능력을 결정하므로 예컨대 음성처리 등에 증폭기가 사용될 경우 매우 중요한 요소가 된다. 2개의 차동입력 Vp와 Vn에 각각 공통모드 입력을 양(+)으로 증가시켜 보면 도달하는 한계점은 최상위 전압 VDD 에서 피모오스트랜지스터 20과 22를 포화(saturation)상태에서 동작시키기 위한 드레인-소오스(drain-source)단자간에 최소전압 Vds를 뺀 전압이 된다. 이와 같은 원리에 따라 제2도의 구성을 살펴보면 공급전원 VDD와 각 입력트랜지스터들의 사이에는 피모오스트랜지스터가 각각 하나씩만이 구비됨에 따라, 본 발명의 입력 최대 공통모드범위는 VDD-Vds가 된다. 이는 종래보다도 최대 입력범위가 양(+)으로 Vds만큼 증가하게 된 것이다. 따라서 입력신호에 대한 공통모드의 범위가 향상되는 결과를 가져온다.The operation characteristics of the differential input stage 48 of the operational amplifier according to the configuration of FIG. 2 will be described. One of the characteristics of the operational amplifier according to the present invention, the output terminal of the operational amplifier class AB push-pull (this is a terminology of the technical field that means an operational amplifier circuit having the best operating characteristics of the operational amplifier) 2 outputs of Vo '+ and Vo'- from the differential input stage 48 of FIG. (i) First, the operation principle in which the D.C.open loop gain of the differential input stage of the operational amplifier according to the present invention is largely maintained is as follows. Typically, the D.C.open loop gain of an operational amplifier is achieved at the differential input stage and the differential output stage, respectively, and the present invention increases the gain only with respect to the differential input stage. Typically the gain of the op amp differential input stage is derived from the interrelationship of the non-inverting (+) or inverting (-) input transistor with the active load transistor. In FIG. 2, since the structure of the differential input stage has two differential amplifier circuits symmetrically, only one differential amplifier circuit will be described for convenience of description. Applying a change to the input signal that increases positively to the non-inverting input Vp and a change to the input signal that decreases negatively to the inverting input Vn increases the current flowing in the NMOS transistor 30. The current flowing through the MOS transistor 28 is reduced. This decreasing current flows in the PIO transistor 20 which is mirrored back to the PIO transistor 22. As a result, the increased current of the ENMO transistor 30 and the reduced current of the PMOS transistor 22 flow to the output node 26 by the difference, which drives the output stage (not shown) of the operational amplifier. This results in an increase in the output resistance at Vo- outputted through the output node 26 at the differential input stage, which results in a higher D.C. The open loop gain is maintained. (Ii) Next, the differential input stage 48 of the operational amplifier according to the present invention increases the common mode range of the input signal. The range of the common mode input of the operational amplifier determines the output swing capability of the operational amplifier, which is very important when an amplifier is used, for example in speech processing. Increasing the common-mode input to the two differential inputs Vp and Vn, respectively, positively reaches the threshold reached by draining the drain to source PMO transistors 20 and 22 at saturation at the highest voltage VDD. The voltage is obtained by subtracting the minimum voltage Vds between terminals. Referring to the configuration of FIG. 2 according to the above principle, since only one PMO transistor is provided between the power supply VDD and each of the input transistors, the input maximum common mode range of the present invention becomes VDD-Vds. This means that the maximum input range is positively increased by Vds than in the prior art. Therefore, the range of the common mode for the input signal is improved.

제3도는 제2도의 본 발명에 의한 차동입력단 48의 구성에 근거하여 실현한 차동출력단을 포함하는 연산증폭기의 실시예를 도시하고 있다. 제3도의 구성을 살펴보면, 차동입력단 48의 좌측 및 우측에 각각 차동출력단(50,52,56,58)과 (62,64,68,70)이 접속구성되는 것이다. 먼저, 차동출력단(50,52,56,58)의 구성을 살펴보면, 공급전원 VDD와 접속노드 54와의 사이에 채널이 형성되고 차동입력단 48의 출력신호 Vo'-가 게이트단자로 공급되는 피모오스트랜지스터 50과, 공급전원 VDD와 출력노드 60과의 사이에 채널이 형성되고 차동입력단 48의 출력신호 Vo+가 게이트단자로 공급되는 피모오스트랜지스터 52와, 접속노드 54와 접지전원 GND와의 사이에 채널이 형성되고 접속노드 54에 게이트단자가 접속되는 엔모오스트랜지스터 56과, 출력노드 60과 접지전원 GND와의 사이에 채널이 형성되고 접속노드 54에 게이트단자가 접속되는 엔모오스트랜지스터 58로 이루어진다. 차동출력단(62,64,68,70)의 구성을 살펴보면, 공급전원 VDD와 출력노드 72와의 사이에 채널이 형성되고 차동입력단 48의 출력신호 Vo'+가 게이트단자로 공급되는 피모오스트랜지스터 62와, 공급전원 VDD와 접속노드 66과의 사이에 채널이 형성되고 차동입력단 48의 출력신호 Vo-가 게이트단자로 공급되는 피모오스트랜지스터 64와, 접속노드 66과 접지전원 GND와의 사이에 채널이 형성되고 접속노드 66에 게이트단자가 접속되는 엔모오스트랜지스터 68과, 출력노드 72와 접지전원 GND와의 사이에 채널이 형성되고 접속노드 66에 게이트단자가 접속되는 엔모오스트랜지스터 70으로 이루어진다. 이러한 구성에서 본 발명에 의한 연산증폭기의 출력신호 즉, 차동출력단으로부터 출력되는 출력신호는 출력노드 60으로부터 출력되는 Vno와 출력노드 72로부터 출력되는 Vpo로 이루어진다.FIG. 3 shows an embodiment of the operational amplifier including the differential output stage realized based on the configuration of the differential input stage 48 according to the present invention of FIG. Referring to FIG. 3, differential output stages 50, 52, 56, 58 and 62, 64, 68, 70 are connected to the left and right sides of differential input stage 48, respectively. First, referring to the configuration of the differential output terminal (50, 52, 56, 58), the PMO transistor in which a channel is formed between the power supply VDD and the connection node 54, and the output signal Vo'- of the differential input terminal 48 is supplied to the gate terminal. A channel is formed between 50 and the power supply VDD and the output node 60, and a channel is formed between the PIO transistor 52 to which the output signal Vo + of the differential input terminal 48 is supplied to the gate terminal, and between the connection node 54 and the ground power supply GND. And an encoder transistor 56 having a gate terminal connected to the connection node 54, and an encoder transistor 58 having a channel formed between the output node 60 and the ground power supply GND and a gate terminal connected to the connection node 54. Looking at the configuration of the differential output terminal (62, 64, 68, 70), the channel is formed between the power supply VDD and the output node 72 and the PIO transistor 62 and the output signal Vo '+ of the differential input terminal 48 is supplied to the gate terminal. , A channel is formed between the supply power supply VDD and the connection node 66, and a channel is formed between the PMO transistor transistor 64 to which the output signal Vo- of the differential input terminal 48 is supplied to the gate terminal, and between the connection node 66 and the ground power supply GND. An MOS transistor 68 having a gate terminal connected to the connection node 66, and an MOS transistor 70 having a channel formed between the output node 72 and the ground power supply GND and a gate terminal connected to the connection node 66. In this configuration, the output signal of the operational amplifier according to the present invention, that is, the output signal output from the differential output stage is composed of Vno output from the output node 60 and Vpo output from the output node 72.

본 발명에 의한 연산증폭기의 실시예인 제3도의 동작특성은 다음과 같다. 비반전입력 Vp에 양(+)방향으로 신호를 증가시키고 반전입력 Vn에 음(-)방향으로 신호를 감소시키면, 차동입력단 48의 출력 Vo+와 Vo'+는 증가하게 되고, Vo-와 Vo'-는 감소하게 된다. 그래서 피모오스트랜지스터 62에 흐르는 전류는 증가하게 되고 피모오스트랜지스터 64에 흐르는 전류는 감소하게 된다. 이 전류가 접속노드 66을 통하여 엔모오스트랜지스터 68에 흐르며 동시에 엔모오스트랜지스터 70에 미러된다. 따라서 출력노드 72를 통한 차동출력단의 출력신호 Vpo의 전압은 양(+)으로의 값이 되는데, 만일 증폭기를 버퍼(buffer)로 사용하였을 경우 VDD-Vds가 된다. 피모오스트랜지스터 52에 흐르는 전류가 감소하게 되고 피모오스트랜지스터 50과 엔모오스트랜지스터 56에 의하여 엔모오스트랜지스터 58에 흐르는 전류는 증가하게 된다. 따라서 출력노드 60을 통한 출력전압 Vno는 음(-)으로의 값을 갖게 된다. 이와 같이 입력공통모드 범위가 최대 VDD-Vds로 종래보다 개선되어 결과적으로 출력단에 스윙폭이 최대로 증가한 효과가 있게 된다.Operation characteristics of FIG. 3 as an embodiment of the operational amplifier according to the present invention are as follows. Increasing the signal in the positive direction to the non-inverting input Vp and decreasing the signal in the negative direction to the inverting input Vn increases the outputs Vo + and Vo '+ of the differential input stage 48, and increases Vo- and Vo'. -Decreases. Thus, the current flowing through the PIO transistor 62 increases, and the current flowing through the P MOS transistor 64 decreases. This current flows through the connecting node 66 to the MOS transistor 68 and is simultaneously mirrored to the MOS transistor 70. Therefore, the voltage of the output signal Vpo of the differential output terminal through the output node 72 becomes a positive value. If the amplifier is used as a buffer, it becomes VDD-Vds. The current flowing in the PMO transistor 52 decreases, and the current flowing in the MOS transistor 58 increases by the PMO transistor 50 and the ENMO transistor 61. Therefore, the output voltage Vno through the output node 60 has a negative value. In this way, the input common mode range is improved to the maximum VDD-Vds as compared to the prior art, resulting in the maximum swing width at the output stage.

한편 제3도의 본 발명에 의한 연산증폭기는, 공급전원 VDD=5V 그리고 마이크로(μ)의 씨모오스(CMOS) 제조공정에 따라 HSPICE 공정 툴(TOOL)을 이용한 시물레이션(simulation) 결과 2개의 입력신호인 Vp와 Vn에 -2.5V 내지 2.5V사이의 D.C 전압을 가할 경우 -4.8V내지 4.4V사이의 출력이 구동되는 능력이 있음이 본 발명자들에 의하여 확인되었다.On the other hand, the operational amplifier according to the present invention of FIG. 3 is two input signals as a result of the simulation using the HSPICE process tool according to the supply voltage VDD = 5V and the micro (CMOS) manufacturing process. It has been confirmed by the present inventors that the application of the output between -4.8V and 4.4V is driven when applying a DC voltage between -2.5V and 2.5V to Vp and Vn.

제2도 및 제3도는 전술한 본 발명의 기술적 사상에 입각하여 실현한 연산증폭기의 차동입력단 및 차동출력단을 포함한 연산증폭기의 최적의 실시예이다. 이와 같은 본 발명에 의한 연산증폭기는, 특히 씨모오스(CMOS) 차동입/출력을 이용한 표준 셀 라이브러리(cell library)와 같은 분야에서 그 특성 및 효과가 입증될 수 있음은 당 업자들에게는 자명한 사실일 것이다.2 and 3 are exemplary embodiments of an operational amplifier including a differential input stage and a differential output stage of an operational amplifier realized based on the technical spirit of the present invention described above. It is obvious to those skilled in the art that such an operational amplifier according to the present invention can be proved especially in the field such as a standard cell library using CMOS input / output. would.

상술한 바와 같이 본 발명에 의한 연산증폭기는, 2개의 차동증폭회로를 병렬접속한 차동입력단을 구성함에 의해, 전류이득과 입력의 공통모드범위가 모두 증가되는 효과가 있다.As described above, the operational amplifier according to the present invention has the effect of increasing both the current gain and the common mode range of the input by configuring the differential input stage in which two differential amplifier circuits are connected in parallel.

Claims

In an operational amplifier having a bias node 44 whose current amount is controlled by a bias transistor 46 driven by a predetermined bias voltage, the power supply terminal VDD and the bias node 44 are connected in parallel with each other. And a differential input stage 48 consisting of two differential amplifier circuits each comprising one active load transistor 20, 22, 32, 34 on each current path through the supply power terminal VDD. Operational amplifier characterized by.

The first terminal of claim 1, wherein the differential input terminal 48 has a channel formed between the power supply terminal VDD and the first connection node 38, and a gate terminal is connected to the first connection node 38. A second active load transistor 34 in which a channel is formed between the active load transistor 34 and the power supply terminal VDD and the second connection node 36 and a gate terminal is connected to the first connection node 36. A first input transistor 28 to which a channel is formed between the first connection node 38 and the bias node 44, and a first input signal Vn is supplied to the gate terminal; A second input transistor 42 to which a channel is formed between the second connection node 36 and the bias node 44, and the second input signal Vp is supplied to the gate terminal, and the supply power terminal VDD. A third active load transistor having a channel formed between the third connecting node 24 and a gate terminal connected to the third connecting node 24. A fourth active load transistor 22 having a channel formed between the power supply terminal VDD and the fourth connection node 26 and a gate terminal connected to the third connection node 24; And a third input transistor 28 to which a channel is formed between the third connection node 24 and the bias node 44, and the first input signal Vn is supplied to the gate terminal, and the fourth connection node. And a fourth input transistor (30) to which a channel is formed between the (26) and the bias node (44) and the second input signal (Vp) is supplied to the gate terminal.

3. The operational amplifier of claim 2, wherein each of the first to fourth active load transistors is formed of a PMOS transistor.

4. The operational amplifier of claim 3, wherein each of the first to fourth input transistors comprises an MOS transistor.

In an operational amplifier having a bias node 44 whose current amount is controlled by a bias transistor 46 driven by a predetermined bias voltage, four amplifiers are formed between a power supply terminal VDD and the bias node 44. A current path, first current mirrors 32 and 34 formed on the first and second current paths of the four current paths, and a first current mirror formed on the remaining third and fourth paths of the four current paths. A first input transistor pair 40 formed between the second current mirrors 20 and 22 and the first current mirror and the bias node 44 and correspondingly inputting the first and second input signals Vn and Vp. 42) and a pair of second input transistors 28 and 30 formed between the second current mirror and the bias node 44 and correspondingly inputting the first and second input signals Vn and Vp. Operational amplifier characterized by having a differential input stage 48.

6. The operational amplifier of claim 5, wherein the first and second current mirrors are complementary to each other in response to input of the first and second input signals.

6. The operational amplifier of claim 5, wherein the first current mirror comprises two PIO transistors whose gates are commonly connected to each other.

6. The operational amplifier of claim 5, wherein the second current mirror comprises two PIO transistors whose gates are commonly connected to each other.

10. The operational amplifier of claim 7 or 8, wherein the first and second input transistor pairs each comprise an MOS transistor.

A channel is formed between the bias node 44 and the ground power supply terminal GND, and a channel is formed between the bias transistor 46 driven by the bias voltage and the supply power supply terminal VDD and the first connection node 38. Is formed and a channel is formed between the first active load transistor 34 to which the gate terminal is connected to the first connection node 38, and the power supply terminal VDD and the second connection node 36. A channel is formed between the second active load transistor 32 to which the gate terminal is connected to the first connection node 38, and between the first connection node 38 and the bias node 44. A channel is formed between the first input transistor 28 to which Vn is supplied to the gate terminal, and the second connection node 36 and the bias node 44, and the second input signal Vp is supplied to the gate terminal. Between the second input transistor 42 and the power supply terminal VDD and the third connection node 24. A channel is formed between the third active load transistor 20 having a null and a gate terminal connected to the third connection node 24, and the power supply terminal VDD and the fourth connection node 26. And a channel is formed between the fourth active load transistor 22 having the gate terminal connected to the third connection node 24, and the third connection node 24 and the bias node 44. A channel is formed between the third input transistor 28 to which the signal Vn is supplied to the gate terminal, and the fourth connection node 26 and the bias node 44, and the second input signal Vp is gated. A fourth input transistor 30 and a first connection node 38, a second connection node 36, a third connection node 24 and a fourth connection node 26, respectively, An operational amplifier having a differential output stage that outputs correspondingly to the amount of current applied to the connected nodes.

The first coat of claim 10, wherein the differential output terminal has a channel formed between the power supply terminal VDD and the fifth connection node 66, and a gate terminal is connected to the third connection node 24. A second PIO transistor 62 having a channel formed between the oscillator 64 and the power supply terminal VDD and the first output node 72 and having a gate terminal connected to the fourth connection node 26. ), A first NMOS transistor 68 having a channel formed between the fifth connection node 66 and the ground power terminal GND, and having a gate terminal connected to the fifth connection node 66; A second NMOS transistor 70 having a channel formed between the first output node 72 and the ground power terminal GND, and having a gate terminal connected to the fifth connection node 66; VDD) and a third pin having a channel formed between the second output node 60 and a gate terminal connected to the second connection node. A geomorphotransistor 50 in which a channel is formed between the oscillator 52 and the power supply terminal VDD and the sixth connection node 54 and a gate terminal is connected to the first connection node 38. ), A third ENMO transistor 56 having a channel formed between the sixth connection node 54 and the ground potential terminal GND, and having a gate terminal connected to the sixth connection node 54; Computation characterized in that the channel is formed between the second output node 60 and the ground power terminal (GND) and the fourth NMOS transistor 58, the gate terminal of which is connected to the sixth connection node 54. amplifier.