Claims (11)
소정의 바이어스전압에 의채 구동되는 바이어스트랜지스터에 의해 전류량이 조절되는 바이어스노드를 가지는 연산증폭기에 있어서, 공급전원단자와 상기 바이어스노드 사이에 서로 병렬접속하고, 상기 공급전원단자로 통하는 각각의 전류경로상에 하나의 능동부하트랜지스터를 각각 포함하는 2개의 차동증폭회로로 이루어지는 차동입력단을 구비함을 특징으로 하는 연산증폭기.In an operational amplifier having a bias node whose current amount is controlled by a bias transistor driven by a predetermined bias voltage, a parallel connection is made between a supply power supply terminal and the bias node, and the respective current paths pass through the supply power supply terminal. And a differential input stage comprising two differential amplifier circuits each including one active load transistor.
제1항에 있어서, 상기 차동입력단이, 공급전원단자와 제1접속노드와의 사이에 채널이 형성되고 상기 제1접속노드에 게이트단자가 접속되는 제1능동부하트랜지스터와, 상기 공급전원단자와 제2접속노드와의 사이에 채널이 형성되고 상기 제1접속노드에 게이트단자가 접속되는 제2능동부하트랜지스터와, 상기 제1접속노드와 상기 바이어스노드와의 사이에 채널이 형성되고 제1입력신호가 게이트단자로 공급되는 제1입력트랜지스터와, 상기 제2접속노드와 바이어스노드와의 사이에 채널이 형성되고 제2입력신호가 게이트단자로 공급되는 제2입력트랜지스터와, 상기 공급전원단자와 제3접속노드와의 사이에 채널이 형성되고 제4접속노드에 게이트 단자가 접속되는 제3능동부하트랜지스터와, 상기 공급전원단자와 상기 제4접속노드와 사이에 채널이 형성되고 상기 제4접속노드에 게이트단자가 접속되는 제4능동부하트랜지스터와, 상기 제3접속노드와 바이어스노드와의 사이에 채널이 형성되고 상기 제1입력신호가 게이트단자로 공급되는 제3입력트랜지스터와, 상기 제4접속노드와 바이어스노드와의 사이에 채널이 형성되고 상기 제2입력신호가 게이트단자로 공급되는 제4입력트랜지스터를 구비함을 특징으로 하는 연산증폭기.The first active load transistor of claim 1, wherein the differential input terminal comprises: a first active load transistor having a channel formed between a supply power supply terminal and a first connection node, and a gate terminal connected to the first connection node; A channel is formed between the second connection node and a second active load transistor having a gate terminal connected to the first connection node, and a channel is formed between the first connection node and the bias node. A first input transistor through which a signal is supplied to the gate terminal, a second input transistor through which a channel is formed between the second connection node and the bias node, and a second input signal is supplied to the gate terminal, and A third active load transistor is formed between the third connection node and a gate terminal is connected to the fourth connection node, and a channel is formed between the power supply terminal and the fourth connection node. And a fourth active load transistor having a gate terminal connected to the fourth connection node, and a third input transistor having a channel formed between the third connection node and the bias node and supplied with the first input signal to the gate terminal. And a fourth input transistor having a channel formed between the fourth connection node and the bias node, wherein the second input signal is supplied to the gate terminal.
제2항에 있어서, 상기 제1 내지 제4능동부하트랜지스터가 각각 피모오스트랜지스터로 이루어짐을 특징으로 하는 연산증폭기.3. The operational amplifier of claim 2, wherein each of the first to fourth active load transistors is formed of a PMOS transistor.
제3항에 있어서, 상기 제1 내지 제4입력트랜지스터가 각각 엔모오스트랜지스터로 이루어짐을 특징으로 하는 연산증폭기.4. The operational amplifier of claim 3, wherein each of the first to fourth input transistors comprises an MOS transistor.
소정의 바이어스전압에 의해 구동되는 바이어스트랜지스터에 의해 전류량이 조절되는 바이어스노드를 가지는 연산증폭기에 있어서, 공급전원단자와 상기 바이어스노드 사이에 형성되는 4개의 전류경로와, 상기 4개의 전류경로 중 제1 및 제2전류경로상에 형성되는 제1전류미러와, 상기 4개의 전류경로 중 나머지 제3 및 제4경로상에 형성되는 제2전류미러와, 상기 제1전류미러와 바이어스노드와의 사이에 형성되고 제1 및 제2입력신호로 대응입력하는 제1입력트랜지스터쌍과, 상기 제2전류미러와 바이어스노드와의 사이에 형성되고 상기 제1 및 제2입력신호를 대응입력하는 제2입력트랜지스터쌍을 포함하는 차동입력단을 구비함을 특징으로 하는 연산증폭기.An operational amplifier having a bias node whose current amount is controlled by a bias transistor driven by a predetermined bias voltage, the current amplifier being formed between a supply power terminal and the bias node, and a first one of the four current paths. And a first current mirror formed on the second current path, a second current mirror formed on the remaining third and fourth paths among the four current paths, and between the first current mirror and the bias node. A second input transistor formed between the first input transistor pair and the second current mirror and the bias node and correspondingly inputting the first and second input signals. An operational amplifier comprising a differential input stage comprising a pair.
제5항에 있어서, 상기 제1 및 제2전류미러가, 상기 제1 및 제2입력신호의 입력에 대응하여 서로 전류흐름이 상보적으로 이루어짐을 특징으로 하는 연산증폭기.6. The operational amplifier of claim 5, wherein the first and second current mirrors are complementary to each other in response to input of the first and second input signals.
제5항에 있어서, 상기 제1전류미러가, 서로 게이트가 공통접속되는 2개의 피모오스트랜지스터로 이루어짐을 특징으로 하는 연산증폭기.6. The operational amplifier of claim 5, wherein the first current mirror comprises two PIO transistors whose gates are commonly connected to each other.
제5항에 있어서, 상기 제2전류미러가, 서로 게이트가 공통접속되는 2개의 피모오스트랜지스터로 이루어짐을 특징으로 하는 연산증폭기.6. The operational amplifier of claim 5, wherein the second current mirror comprises two PIO transistors whose gates are commonly connected to each other.
제7항 또는 제8항에 있어서, 상기 제1 및 제2입력트랜지스터쌍이 각각 엔모오스 트랜지스터로 이루어짐을 특징으로 하는 연산증폭기.10. The operational amplifier of claim 7 or 8, wherein the first and second input transistor pairs each comprise an EnMOS transistor.
바이어스노드와 접지전원과의 사이에 채널이 형성되고 바이어스전압에 의해 구동되는 바이어스트랜지스터와, 공급전원단자와 제1접속노드와의 사이에 채널이 형성되고 상기 제1접속노드에 게이트단자가 접속되는 제1능동부하트랜지스터와, 상기 공급전원단자과 제2접속노드와의 사이에 채널이 형성되고 상기 제1접속노드에 게이트단자가 접속되는 제2능동부하트랜지스터와, 상기 제1접속노드와 상기 바이어스노드와의 사이에 채널이 형성되고 제1입력신호가 게이트단자로 공급되는 제1입력트랜지스터와, 상기 제2접속노드와 바이어스노드와의 사이에 채널이 형성되고 제2입력신호가 게이트단자로 공급되는 제2입력트랜지스터와, 상기 공급전원단자와 제3접속노드와의 사이에 채널이 형성되고 제4접속노드에 게이트단자가 접속되는 제3능동부하트랜지스터와, 상기 공급전원단자와 상기 제4접속노드와 사이에 채널이 형성되고 상기 제4접속노드에 게이트단자가 접속되는 제4능동부하트랜지스터와, 상기 제3접속노드와 바이어스노드와의 사이에 채널이 형성되고 상기 제1입력신호가 게이트단자로 공급되는 제3입력트랜지스터와, 상기 제4접속노드와 바이어스노드와의 사이에 채널이 헝성되고 상기 제2입력신호가 게이트단자로 공급되는 제4입력트랜지스터와, 상기 제1접속노드와 제2접속노드와 제3접속노드와 제4접속노드에 각각 연결되고 이들 접속노드들에 걸리는 전류량에 의해 대응 출력하는 차동출력단을 구비하는 연산증폭기.A channel is formed between the bias node and the ground power supply, and a bias transistor driven by a bias voltage, a channel is formed between the supply power supply terminal and the first connection node, and a gate terminal is connected to the first connection node. A first active load transistor, a second active load transistor having a channel formed between the power supply terminal and the second connection node, and a gate terminal connected to the first connection node, the first connection node and the bias node A channel is formed between the first input transistor and the first input signal is supplied to the gate terminal, and a channel is formed between the second connection node and the bias node and the second input signal is supplied to the gate terminal. A third active load heart in which a channel is formed between the second input transistor, the power supply terminal and the third connection node, and the gate terminal is connected to the fourth connection node; A fourth active load transistor having a channel formed between the power supply terminal and the fourth connection node and having a gate terminal connected to the fourth connection node, and between the third connection node and the bias node. A fourth input transistor formed with a channel and supplied with the first input signal to the gate terminal, and a fourth channel formed between the fourth connection node and the bias node and supplied with the second input signal to the gate terminal; And an input transistor, and a differential output stage connected to the first connection node, the second connection node, the third connection node, and the fourth connection node, respectively, and correspondingly outputting the current by the amount of current applied to the connection nodes.
제10항에 있어서, 상기 차동출력단이, 상기 공급전원단자와 제5접속노드와의 사이에 채널이 형성되고 상기 제4접속노드에 게이트단자가 접속되는 제1피모오스트랜지스터와, 상기 공급전원단자와 제1출력노드와의 사이에 채널이 형성되고 상기 제3접속노드에 게이트단자가 접속되는 제2피모오스트랜지스터와, 상기 제5접속노드와 접지전원단자와의 사이에 채널이 형성되고 상기 제5접속노드에 게이트단자가 접속되는 제1엔모오스트랜지스터와, 상기 제1출력노드와 접지전원단자와의 사이에 채널이 형성되고 상기 제5접속노드에 게이트단자가 접속되는 제2엔모오스트랜지스터와, 상기 공급전원단자와 제2출력노드와의 사이에 채널이 형성되고 상기 제2접속노드에 게이트단자가 접속되는 제3피모오스트랜지스터와, 상기 공급전원단자와 제6접속노드와의 사이에 채널이 형성되고 상기 제1접속노드에 게이트단자가 접속되는 제4피모오스트랜지스터와, 상기 제6접속노드와 접지전원단자와의 사이에 채널이 형성되고 상기 제6접속노드에 게이트단자가 접속되는 제3엔모오스트랜지스터와, 상기 제2출력노드와 접지전원단자와의 사이에 채널이 형성되고 상기 제6접속노드에 게이트단자가 접속되는 제4엔모오스트랜지스터로 이루어짐을 특징으로 하는 연산증폭기.11. The apparatus of claim 10, wherein the differential output terminal comprises: a first PIO transistor, in which a channel is formed between the power supply terminal and a fifth connection node, and a gate terminal is connected to the fourth connection node; A second PIM transistor is formed between the first output node and the first connection node, and a channel is formed between the fifth connection node and the ground power supply terminal. A first ENMO transistor with a gate terminal connected to a fifth connection node, a second ENMO transistor with a channel formed between the first output node and a ground power supply terminal, and a gate terminal connected to the fifth connection node; A third PIO transistor, a channel being formed between the supply power supply terminal and the second output node, and a gate terminal connected to the second connection node, the supply power supply terminal and the sixth connection node; A channel is formed therebetween and a fourth PIM transistor is connected to the first connection node, and a channel is formed between the sixth connection node and the ground power supply terminal, and a gate terminal is formed at the sixth connection node. An operational amplifier, comprising: a third MOS transistor connected to the fourth MOS transistor; and a channel formed between the second output node and the ground power supply terminal, and a gate terminal connected to the sixth connection node. .
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.