KR960016101B1 - Press sensor and detecting circuit of electronic organ - Google Patents

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김용원
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Abstract

an optical sensor comprising the first LED and the first photo-receiving transistor(6,4) and the second LED and the second photo-receiving transistor(7,5); the first AND gate(AND1) performing an AND operation of the output of the first and the second photo-receiving transistor(4,5) through an inverter(INV); the second AND gate(AND2) performing the AND operation of the output of the first and the second photo-receiving transistor(4,5); a flip-flop(8) which receives the output signal of the first transistor(4) as a clock signal, with an input terminal fixed as a high level signal(Vcc); the third, the forth AND gate(AND3, AND4) performing the AND operation of the output signal of the first transistor(4) and the first, the second output(Q, /Q) of the flip-flop(8); and a central processing unit(9).

Description

전자오르간의 건반누름감지장치 및 검출회로Key press detection device and detection circuit of electronic organ

제1도는 본 발명에 따른 전자오르간의 건반누름감지장치 및 검출회로에 사용되는 전자오르간 건반의 누름 감지장치도이고,1 is a device for detecting an electronic organ key press and an electronic organ key used in a detection circuit according to the present invention.

제2도는 전자오르간 건반의 동작상태를 나타낸 측면도 및 가압상태도이며,2 is a side view and a pressurized state diagram showing an operating state of the electronic organ keyboard,

제3도는 전자오르간 건반의 동작상태도로서,3 is an operation state diagram of the electronic organ keyboard,

(가)도는 제2도의 A-A선 단면도이고,(A) is a cross-sectional view taken along the line A-A of FIG.

(나)도는 제2도의 B-B선 단면도이며,(B) is sectional drawing along the line B-B of FIG.

(다)도는 제2도의 C-C선 단면도이다.(C) is sectional drawing along the C-C line | wire of FIG.

제4도는 본 발명에 따른 전자오르간의 건반누름감지장치 및 검출회로의 건반누름 검출회로도이다.4 is a key press detection circuit diagram of a key press sensing device and a detecting circuit of an electronic organ according to the present invention.

제5도는 본 발명에 따른 전자오르간의 건반누름감지장치 및 검출회로의 각단 입출력파형도이다.5 is an input / output waveform diagram of each stage of the key press sensing device and the detection circuit of the electronic organ according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 건반2 : 제1감지공1: Keyboard 2: 1st detection ball

3 : 제2감지공4, 5 : 수광트랜지스터3: second detection ball 4, 5: light receiving transistor

6, 7 : 발광다이오드8 : 플립플롭(FLIP-FLOP:F/F)6, 7: light emitting diode 8: flip-flop (FLIP-FLOP: F / F)

9 : 중앙처리장치(CENTRAL PROCESSING UNIT:CPU)9: Central Processing Unit (CPU)

INV : 인버터(INVERTER)AND1~AND4: 앤드게이트INV: Inverter AND 1 ~ AND 4 : End Gate

본 발명은 전자오르간에 있어서, 특히 눌려지는 건반의 움직임을 센싱(SENSING)하여 건반의 누름속도에 따라 음의 강약 및 여음의 길이를 결정할 수 있도록 된 전자오르간의 건반누름감지장치 및 검출회로에 관한 것이다.The present invention relates to an electronic organ key press sensing device and a detection circuit, in which an electronic organ can sense the movement of a key being pressed, and in particular, can determine the strength and sound length of the sound according to the key pressing speed. will be.

일반적으로 전자오르간은 건반을 누름에 따라 단순히 해당되는 음의 온(ON) 또는 오프(OFF) 효과만을 가질 수 있고, 또한 피아노와 같이 건반을 누르는 강약에 따라 음의 세기가 달라져 섬세한 음을 발생시킬 수 있는 기능을 가질 수 없었다.In general, the electric organ can have only the ON or OFF effect of the corresponding note as the key is pressed, and the intensity of the note varies depending on the strength of the key pressed, such as a piano, to generate delicate notes. Couldn't have the ability to

특히 후자의 경우에는 건반을 최초로 누르는 상태와 누름이 완료된 상태 및 건반이 원위치로 복귀되는 상태를 감지하는 장치와 또한 음의 강약 및 여음의 길이를 결정할 수 있는 건반의 누름검출장치 및 회로가 필요하게 되었다.Particularly in the latter case, there is a need for a device for detecting the state where the key is first pressed, the state in which the key is completed, and the state in which the key is returned to its original position, as well as a key press detection device and a circuit that can determine the negative strength and sound length. It became.

즉, 이러한 건반의 누름 상태를 감지하는 장치와 검출회로가 없을 경우 전자오르간은 건반 가압의 강약에 따라 섬세한 음을 발생시키지 못한 문제가 있었다.That is, when there is no device for detecting the pressed state of the keyboard and the detection circuit, the electronic organ has a problem in that it cannot generate a delicate sound according to the strength of the key press.

따라서, 본 발명은 상기와 같은 종래의 전자오르간에서 발생되고 있는 제반의 문제점을 해결할 수 있도록 안출된 것으로, 건반을 처음 누르는 동작이 감지되면 가압속도를 환산하여 음의 강약 정보로 이용하고 누름이 완료된 지속시간과 원래 상태로 복귀되는 시간에 따라 이음의 길이를 결정하는 정보로 사용되게 하여 건반누름의 세기와 시간에 의해 음의 강약과 여음의 길이를 결정할 수 있도록 된 전자오르간의 건반누름장치 및 검출회로를 제공하는데 그 목적이 있다.Therefore, the present invention is devised to solve the problems of the conventional electronic organs as described above, when the first pressing of the keyboard is detected to convert the pressing speed to use the negative strength and weakness information and the pressing is completed Key press device and detection between electronic organs, which can be used as information to determine the length of the joint according to the duration and time to return to the original state, so that the strength and time of the key press can determine the strength and duration of the sound The purpose is to provide a circuit.

상기의 목적을 달성하기 위하여 본 고안은 건반(1)의 소정위치에 설치되어 건반(1)의 최초 누름상태를 감지하기 위한 제1발광다이오드 및 수광트랜지스터(6, 4)와 건반(1)의 완전누름상태를 감지하기 위한 제2발광다이오드 및 수광트랜지스터(7, 5)로 이루어진 광센서와; 상기 제1수광트랜지스터(4)의 출력신호 및 상기 제2수광트랜지스터(5)의 출력신호를 인버터(INV)를 매개로 입력받아 논리곱연산하여 출력하는 제1앤드게이트(AND1)와; 상기 제1수광트랜지스터(4) 및 상기 제2수광트랜지스터(5)의 출력신호를 각각 입력받아 논리곱 연산하여 출력하는 제2앤드게이트(AND2)와; 입력단이 하이레벨신호(Vcc)로 고정되고 상기 제1앤드게이트(AND1)의 출력신호를 클럭신호로 입력받는 플립플롭(8)과; 상기 제1수광트랜지스터(4)의 출력신호와 상기 플립플롭(8)의 제1출력(Q)을 입력받아 논리곱 연산하여 출력하는 제3앤드게이트(AND3)와; 상기 제1수광트랜지스터(4)의 출력신호와 상기 플립플롭(8)의 제2출력(IQ)을 입력받아 논리곱 연산하여 출력하는 제4앤드게이트(AND4)와; 상기 제4앤드게이트(AND4)의 출력신호를 입력받아 건반(1)의 최초 누름시점부터 완전누름시저까지를 검출하고, 상기 제2앤드게이트(AND2)의 출력신호를 입력받아 건반(1)이 완전누름시점을 검출하며, 상기 제3앤드게이트(AND3)의 출력신호를 입력받아 건반(1)의 누름해제시점부터 건반(1)의 완전누름시점을 검출하는 중앙처리장치(9)로 이루어진 것을 특징으로 하는 전자오르간의 건반누름장치 및 검출회로에 의하여 달성된다.In order to achieve the above object, the present invention is installed at a predetermined position of the keyboard 1 so that the first light emitting diode and the light receiving transistors 6 and 4 and the keyboard 1 for detecting the first pressed state of the keyboard 1 are provided. An optical sensor comprising a second light emitting diode and a light receiving transistor (7, 5) for detecting a completely pressed state; A first AND gate (AND 1 ) for receiving the output signal of the first light receiving transistor (4) and the output signal of the second light receiving transistor (5) via an inverter (INV), and performing logical AND operation on the output signal; A second and gate (AND 2 ) for receiving the output signals of the first light receiving transistor (4) and the second light receiving transistor (5), and performing an AND operation on the output signals; A flip-flop 8 having an input terminal fixed to a high level signal Vcc and receiving an output signal of the first and gate AND 1 as a clock signal; A third AND gate (AND 3 ) for receiving the output signal of the first light receiving transistor (4) and the first output (Q) of the flip-flop (8) and performing an AND operation on the output signal; A fourth AND gate (AND 4 ) for receiving the output signal of the first light receiving transistor (4) and the second output (IQ) of the flip-flop (8) and performing an AND operation on the output signal; Receives the output signal of the fourth and gate (AND 4 ) detects the first pressing point of the keyboard (1) to the complete pressing procedure, and receives the output signal of the second and gate (AND 2 ) keyboard 1 The central processing unit (9) detects a complete press time, and detects a complete press time of the keyboard (1) from the release time of the keyboard (1) by receiving the output signal of the third and gate (AND 3 ). It is achieved by the key press device and the detection circuit of the electronic organ, characterized in that consisting of.

또한, 본 발명은 'T'형으로 성형된 건반(1)의 측면 전후부에 제1감지공(2) 및 제2감지공(3)을 형성하되 상기 제1감지공(2)은 건반(1)의 선단하부에 형성하고, 제2감지공(3)은 건반(1)의 후단 하부에 형성하며, 상기 제1감지공(2) 및 상기 제2감지공(3)의 좌우측에 발광부인 제1 및 제2발광다이오드(6, 7)와 수광부인 제1 및 제2수광트랜지스터(4, 5)를 서로 대향되게 설치하여서 된 것을 특징으로 하는 전자오르간의 건반누름 감지장치 및 검출회로에 의해서 달성된다.In addition, the present invention forms the first sensing hole (2) and the second sensing hole (3) in the front and rear sides of the keyboard (1) formed in the 'T' shape, the first sensing hole (2) is a keyboard ( It is formed in the lower end of the 1), the second sensing hole (3) is formed in the lower rear end of the keyboard (1), and the light emitting portion on the left and right sides of the first sensing hole (2) and the second sensing hole (3) The first and second light emitting diodes 6 and 7 and the first and second light receiving transistors 4 and 5 serving as light receiving parts are provided so as to face each other. Is achieved.

본 발명의 상기 및 기타목적과 특징 및 효과는 첨부되된 도면에 의거 상세하게 설명되는 실시예에 의해 보다 명확하게 이해할 수 있을 것이다.The above and other objects, features, and effects of the present invention will be more clearly understood by the embodiments described in detail with reference to the accompanying drawings.

도면의 제1도는 본 발명에 따른 전자오르간의 건반누름장치 및 검출회로에 사용되는 전자오르간 건반의 누름감지장치도이고, 제2도는 전자오르간 건반의 동작상태르 나타낸 측면도 및 가압상태도이며, 제3도는 전자오르간 건반의 동작상태도로서, (가)도는 제2도의 A-A선 단면도이고, (나)는 제2도의 B-B선 단면도이며, (다)도는 제2도의 C-C선 단면도이다. 제4도는 본 발명에 따른 전자오르간의 건반누름감지장치 및 검출회로의 건반누름검출회로이다.1 is a diagram showing a device for detecting an electronic organ key used in an electronic organ key pressing device and a detection circuit according to the present invention, and FIG. 2 is a side view and a pressurized state diagram showing an operating state of the electronic organ key. Fig. 2 is an operational state diagram of the electron organ keyboard, (a) is a cross-sectional view taken along the line AA of FIG. 2, (b) is a cross-sectional view taken along the line BB of FIG. 4 is a key press detection circuit of an electronic organ key press sensing device and a detection circuit according to the present invention.

제5도는 본 발명에 따른 전자오르간의 건반누름감지장치 및 검출회로의 각단 입출력파형도이다.5 is an input / output waveform diagram of each stage of the key press sensing device and the detection circuit of the electronic organ according to the present invention.

이하, 본 발명에 따른 전자오르간의 건반누름감지장치 및 검출회로의 작동관계를 설명한다.Hereinafter, the operational relationship between the key press sensing device and the detection circuit of the electronic organ according to the present invention will be described.

전자오르간에 구동전원이 인가되면 제1도에 도시된 바와 같은 건반누름감지장치에 설치되어 있는 제1발광다이오드(6) 및 제2발광다이오드(7)는 발광(ON)된 상태로 유지하게 된다.When the driving power is applied to the electron organ, the first light emitting diode 6 and the second light emitting diode 7 installed in the key press sensing device as shown in FIG. 1 are kept in a light-emitting state. .

상기와 같은 상태에서 전자오르간의 사용자가 제1도에 도시된 바와 같이 건반누름감지장치의 건반(1)을 누르지 않을 경우에 상기 발광상태를 유지하고 있는 각각의 발광다이오드(6, 7)로부터 발광되는 빛의 신호는 'T'형으로 성형된 건반(1)의 측면 전후부에 형성되어 있는 각각의 제1감지공(2)과 제2감지공(3)을 통하여 수광부인 각각의 수광트랜지스터(4, 5)의 베이스단으로 전송되고, 상기 수광부인 제1수광트랜지스터(4)와 제2수광트랜지스터(5)의 베이스단으로 전송된 신호에 의하여 상기 제1 및 제2의 수광트랜지스터(4, 5)는 턴온(TURN ON) 되며, 상기 턴온된 제1 및 제2의 수광트랜지스터(4, 5)의 컬렉터단에 접속된 기준전압단(Vcc)으로부터 공급되는 기준전압은 상기 제1 및 제2의 수광트랜지스터(4, 5)의 에미터단을 통하여 그라운드(GND)로 흐르게 된다.In the above state, when the user of the electronic organ does not press the key 1 of the key press detection device as shown in FIG. 1, light is emitted from each of the light emitting diodes 6 and 7 maintaining the light emission state. The light signal is transmitted through each of the first and second sensing holes (2) and the second sensing hole (3) formed in the front and rear sides of the key (1) formed in the 'T' shape, respectively. The first and second light receiving transistors 4, 5 are transmitted to the base end of 4, 5 and transmitted to the base end of the first light receiving transistor 4 and the second light receiving transistor 5, which are the light receiving units. 5) is turned on, and the reference voltage supplied from the reference voltage terminal Vcc connected to the collector terminals of the turned on first and second light receiving transistors 4 and 5 is the first and second. Through the emitter stages of the light receiving transistors 4 and 5, it flows to the ground GND.

따라서, 상기 제1 및 제2수광트랜지스터(4, 5)의 컬렉터단의 전위는 모두 로우레벨(LOW LEVEL)의 상태로 된다.Therefore, the potentials of the collector ends of the first and second light receiving transistors 4 and 5 are both at a low level.

상기 제1수광트랜지스터(4)의 컬렉터단의 'S' 점으로부터 출력되는 로우레벨상태의 신호는 제1과 제2 및 제3과 제4의 앤드게이트(AND1, AND2, AND3, AND4)의 각 입출력으로 전송된다.The low-level signals output from the 'S' point of the collector terminal of the first light receiving transistor 4 are the first and second and the third and fourth AND gates AND 1 , AND 2 , AND 3 , AND 4 ) is transmitted to each input and output.

상기 제2수광트랜지스터(5)의 컬렉터단의 'P'지점으로부터 출력되는 로우레벨상태의 신호는 인버터(INVERTER)(INV)를 통하여 반전되고, 상기 인버터(INV)에 의해 하이레벨상태로 된 신호는 인버터(INV)의 출력단에 접속되는 제1앤드게이트(AND1)의 타일측 입력단으로 전송되며, 상기 제1앤드게이트(AND1)는 상기 인버터(INV)를 통하여 전송된 하이레벨상태의 신호와 상기 제1수광트랜지스터(4)의 컬렉터단('S'지점)으로부터 전송된 로우레벨상태의 신호를 논리곱으로 연산하게 된다.The low level signal output from the 'P' point of the collector terminal of the second light receiving transistor 5 is inverted through the inverter INV, and the signal is brought to the high level by the inverter INV. Is transmitted to the tile side input terminal of the first and gate AND 1 connected to the output terminal of the inverter INV, and the first and gate AND 1 is a high level signal transmitted through the inverter INV. And the low-level signal transmitted from the collector terminal ('S' point) of the first light receiving transistor 4 are logically multiplied.

상기 제1앤드게이트(AND1)는 논리곱으로 연산되어 얻은 로우레벨상태의 신호를 출력단에 접속되어 있는 J-K플립플롭(FLIP-FLOP)(8)의 클럭단(CK)으로 전송하게 된다.The first AND gate AND 1 transmits the low-level signal obtained by the AND to the clock terminal CK of the JK flip-flop (FLIP-FLOP) 8 connected to the output terminal.

상기 플립플롭(8)의 클럭단(CK)으로 전송된 로우레벨상태의 신호에 의하여 제3 및 제4앤드게이트(AND3, AND4)는 각각의 출력단을 통하여 로우레벨상태의 신호를 중앙처리장치(CENTRAL PROCESSING UNIT:CPU)(9)로 전송하게 되어 전자오르간은 동작하지 않게 된다.In response to the low level signal transmitted to the clock stage CK of the flip-flop 8, the third and fourth AND gates AND 3 and AND 4 centrally process the low level signal through their respective output terminals. The electronic organ is not operated because it is transmitted to the device (CENTRAL PROCESSING UNIT: CPU).

상기 전자오르간을 사용하는 사용자가 제1도에 도시된 바와 같은 건반(1)의 누름감지장치의 건반(1)을 제2도에 도시된 바와 같이 누르게 될 경우에는 상기 건반누름감지장치의 건반(1)은 순간적으로 전자오르간의 내부로 들어가게 되는데, 이때 상기 건반누름감지장치의 건반(1)에 형성되어 있는 제1감지공(2)과 제2감지공(3) 중에서 제1감지공(2)이 먼저 전자오르간의 내부로 들어가게 된다.When the user using the electronic organ presses the key 1 of the pressure sensing device of the key 1 as shown in FIG. 1 as shown in FIG. 2, the key of the key pressure sensing device ( 1) instantaneously enters the inside of the electronic organ, in which the first sensing hole (2) of the first sensing hole (2) and the second sensing hole (3) formed in the keyboard (1) of the key press sensing device (2). ) First enters the organ.

상기 발광상태를 유지하고 있는 제1 및 제2발광다이오드(6, 7)중 제1발광다이오드(6)로부터 발광된 빛의 신호는 전자오르간의 내부로 들어간 제1감지공(2)에 의하여 차단되고, 상기 제1발광다이오드(6)로부터 발광되는 빛의 신호는 제1수광트랜지스터(4)의 베이스단에 전송되지 않게 되며, 상기 제1수광트랜지스터(4)의 베이스단에 발광된 빛의 신호가 전송되지 않게 된 제1수광트랜지스터(4)는 턴오프(TURN OFF)된다.Signals of light emitted from the first light emitting diodes 6 among the first and second light emitting diodes 6 and 7 maintaining the light emitting state are blocked by the first sensing holes 2 that enter the electron organs. The signal of the light emitted from the first light emitting diode 6 is not transmitted to the base end of the first light receiving transistor 4, and the signal of the light emitted from the base end of the first light receiving transistor 4. The first light receiving transistor 4 is not turned off is turned off (TURN OFF).

상기 턴오프된 수광트랜지스터(4)의 컬럭터단(즉, 'S'지점)은 기준전압단(Vcc)에서 공급되지 신호전압에 의하여 제5도에 도시된 바와 같이 로우레벨의 상태에서 하이레벨의 상태로 변환된다.The collector stage (ie, 'S' point) of the turned-off light receiving transistor 4 is not supplied from the reference voltage terminal Vcc, but is driven at a high level in a low level state as shown in FIG. Is converted to a state.

상기 제1수광트랜지스터(4)의 컬렉터단(즉, 'S'지점)으로부터 출력되는 하이레벨상태의 신호는 제1, 제2, 제3, 제4앤드게이트(AND1, AND2, AND3, AND4)의 일측입력단으로 전송된다.The high level signal output from the collector terminal (ie, 'S' point) of the first light receiving transistor 4 is the first, second, third, and fourth gate (AND 1 , AND 2 , AND 3). , AND 4 ) to one side of the input terminal.

이때, 상기 건반누름감지장치의 건반(1)에 형성되어 있는 제2감지공(3)은 전자오르간의 내부에 들어가지 않은 상태로 있게 되어 제2발광다이오드(7)에서 발광되는 빛의 신호는 제2감지공(3)을 통하여 수광부인 제2수광트랜지스터(5)의 베이스단으로 전송되고, 상기 제2수광트랜지스터(5)의 베이스단으로 전송되고, 상기 제2수광트랜지스터(5)의 베이스단으로 전송되고, 상기 제2감지공(3)을 통하여전송된 발광된 빛의 신호에 의하여 제2수광트랜지스터(5)는 턴온 상태를 유지하게 되며, 상기 턴온된 제2수광트랜지스터(5)이 컬렉터단(즉, 'P'지점)은 로우레벨의 상태를 유지하게 된다.At this time, the second sensing hole (3) formed in the keyboard (1) of the key press detection device does not enter the interior of the electronic organ so that the signal of the light emitted from the second light emitting diode (7) It is transmitted to the base end of the second light receiving transistor 5, which is the light receiving unit, through the second sensing hole 3, and is transmitted to the base end of the second light receiving transistor 5, and the base of the second light receiving transistor 5 The second light receiving transistor 5 is turned on by the emitted light signal transmitted through the second sensing hole 3, and the turned on second light receiving transistor 5 is turned on. The collector stage (i.e. point 'P') is kept low.

상기 제2수광트랜지스터(5)의 컬렉터단(즉, 'P'지점)으로부터 출력되는 로우레벨상태의 신호는 제2앤드게이트(AND2)의 타입력단과 인버터(INV)의 입력단으로 전송된다.The low level signal output from the collector terminal (ie, 'P' point) of the second light receiving transistor 5 is transmitted to the type force terminal of the second and gate AND 2 and the input terminal of the inverter INV.

상기 제2앤드게이트(AND2)는 두개의 입력단으로 전송된 서로 다른 레벨상태의 신호(즉, 'S'지점으로부터 입력된 하이레벨상태의 신호와 'P'지점으로부터 입력된 로우레벨상태의 신호)에 의하여 출력단에 접속되어 있는 중앙처리장치(9)로 로우레벨상태의 신호를 전송하게 되고, 상기 인버터(INV)의 입력단으로 전송된 로우레벨상태의 신호는 인버터(INV)를 통하여 반전되며, 상기 인버터(INV)에 의해 하이레벨상태의 신호로 반전된 신호는 제1앤드게이트(AND1)의 타입력단으로 전송된다.The second and gate AND 2 is a signal of a different level state transmitted to two input terminals (that is, a signal of a high level state input from the 'S' point and a signal of a low level state input from the 'P' point. Transmits a low level signal to the central processing unit 9 connected to the output terminal, and the low level signal transmitted to the input terminal of the inverter INV is inverted through the inverter INV. The signal inverted into the high level signal by the inverter INV is transmitted to the type force terminal of the first and gate AND 1 .

상기 제1앤드게이트(AND1)는 두개의 입력단으로 전송된 신호(즉, 'S'지점으로부터 입력된 하이레벨상태의 신호와 인버터(INV)를 통하여 입력된 하이레벨상태의 신호)를 논리곱으로 연산하게 되고, 상기 제1앤드게이트(AND1)로부터 논리곱으로 연산되어 얻은 하이레벨상태의 신호는 제1앤드게이트(AND1)의 출력단에 접속되어 있는 J-K플립플롭(FLIP-FLOP)(8)의 클럭단(CK)으로 전송되며, 상기 플립플롭(8)의 클럭단으로 전송된 신호에 의하여 제5도에 도시된 바와 같이 플립플롭(8)의 비반전 출력단(Q)으로부터 로우레벨상태의 신호가 출력되고, 동시에 반전출력단(/Q)으로부터 하이레벨상태의 신호가 출력된다.The first AND gate AND1 logically multiplies a signal transmitted to two input terminals (that is, a signal of a high level state input from the 'S' point and a signal of a high level state input through the inverter INV). and the operation, the first aND gate (aND 1) signal with a high level state obtained is calculated as the logical product from the first aND gate JK flip-flop (fLIP-fLOP), which is connected to the output terminal of the (aND 1) (8 And a low level state from the non-inverting output terminal Q of the flip-flop 8 as shown in FIG. 5 by the signal transmitted to the clock stage CK of Signal is output, and at the same time, a signal of a high level is output from the inverting output terminal (/ Q).

상기 플립플롭(8)의 출력단(Q)으로부터 출력되는 로우레벨상태의 신호는 제3앤드게이트(AND3)의 타측 입력단으로 전송되고, 상기 제3앤드게이트(AND3)는 두개의 입력단으로 전송된 신호(즉, 'S'지점으로부터 입력된 하이레벨상태의 신호와 플립플롭(8)의 출력단(Q)으로부터 입력된 로우레벨상태의 신호)를 논리곱으로 연산하게 되며, 상기 제3앤드게이트(AND3)에서 논리곱으로 연산되어 얻은 로우레벨상태의 신호는 제3앤드게이트(AND3)의 출력단을 통하여 중앙처리장치(9)로 전송된다.A low-level signal state is output from the output terminal (Q) of the flip-flop 8 is the third is sent to end the other input terminal of the gate (AND 3), the third AND gate (AND 3) is sent to the two input terminals The calculated signal (ie, the high level signal inputted from the 'S' point and the low level signal inputted from the output terminal Q of the flip-flop 8) is logically multiplied. (AND 3), a low-level signal is calculated in the state obtained from the logical product is transferred to the central processing unit 9 via the output terminal of the third AND gate (AND 3).

또한, 상기 플립플롭(8)의 반전출력단(/Q)으로부터 출력되는 하이레벨상태의 신호는 제4앤드게이트(AND4)의 두개의 입력단으로 전송된 신호(즉, 'S'지점으로부터 입력된 하이레벨상태의 신호와 플립플롭(8)의 반전출력단(/Q)으로부터 입력된 하이레벨상태의 신호)를 논리곱으로 연산하게 되며, 상기 제4앤드게이트(AND4)에서 논리곱으로 연산되어 얻은 하이레벨상태의 신호는 제4앤드게이트(AND4)의 출력단을 통하여 중앙처리장치(9)로 전송된다.In addition, the high level signal output from the inverted output terminal / Q of the flip-flop 8 is a signal transmitted to two input terminals of the fourth and gate AND4 (that is, a high input from the 'S' point). The signal of the level state and the signal of the high level state input from the inverted output terminal (/ Q) of the flip-flop 8 are calculated by logical AND, and are calculated by AND by the fourth AND gate AND 4 . The high level signal is transmitted to the CPU 9 through the output terminal of the fourth AND gate AND 4 .

따라서, 상기 중앙처리장치(9)는 제2앤드게이트(AND2)로부터 전송된 로우레벨상태의 신호와 제3앤드게이트(AND3)로부터 전송된 로우레벨상태의 신호 및 제4앤드게이트(AND4)로부터 전송된 하이레벨상태의 신호에 의하여 건반(1)의 초기눌림상태를 인식하게 된다.Accordingly, the CPU 9 may receive the low level signal transmitted from the second and gate AND 2 , the low level signal transmitted from the third and gate AND 3 , and the fourth and gate AND. The initial pressed state of the keyboard 1 is recognized by the high level signal transmitted from 4 ).

이때, 상기 건반누름감지장치의 건반(1)이 완전히 눌려진 상태로 되면 상기 건반누름감지장치의 건반(1)에 형성되어 있는 제2감지공(3)은 전자오르간의 내부로 들어가게 된다.At this time, when the key 1 of the key press detection device is completely pressed, the second sensing hole 3 formed in the key 1 of the key press detection device enters the inside of the electronic organ.

상기 발광상태를 유지하고 있는 제1 및 제2발광다이오드(6, 7)중에서 제2발광다이오드(7)로부터 발광되는 빛의 신호는 전자오르간의 내부로 들어간 제2감지공(3)에 의하여 차단되고, 상기 제2발광다이오드(7)로부터 발광되는 빛의 신호는 제2수광트랜지스터(5)의 베이스단으로 전송되지 않게 되며, 상기 제2수광트랜지스터(5)의 베이스단으로 발광된 빛의 신호가 전송되지 않게 되어 제2수광트랜지스터(5)는 턴오프(TURN OFF)된다.The light signal emitted from the second light emitting diode 7 among the first and second light emitting diodes 6 and 7 maintaining the light emitting state is blocked by the second sensing hole 3 entering the electron organ. The signal of the light emitted from the second light emitting diode 7 is not transmitted to the base end of the second light receiving transistor 5, and the signal of the light emitted to the base end of the second light receiving transistor 5. Is not transmitted, and the second light receiving transistor 5 is turned off.

상기 턴오프된 제2수광트랜지스터(5)의 컬렉터단(즉, 'P'지점)은 기준전압단(Vcc)에서 공급되는 신호전압에 의하여 제5도에 도시된 바와 같이 로우레벨의 상태에서 하이레벨의 상태로 변환된다.The collector terminal (ie, 'P' point) of the turned-off second light receiving transistor 5 is high in a low level state as shown in FIG. 5 by the signal voltage supplied from the reference voltage terminal Vcc. The state of the level is converted.

상기 제2수광트랜지스터(5)의 컬렉터단(즉, 'P'지점)으로부터 출력되는 하이레벨상태의 신호는 제2앤드게이트(AND2)이 타측 입력단으로 전송되며, 동시에 인버터(INV)의 입력단으로 전송된다.In the high level signal output from the collector terminal (ie, 'P' point) of the second light receiving transistor 5, the second and gate AND 2 are transmitted to the other input terminal, and at the same time, the input terminal of the inverter INV. Is sent to.

상기 제2앤드게이트(AND2)는 제1수광트랜지스터(4)의 컬렉터단(즉, 'S'지점)을부터 전송된 하이레벨상태의 신호와 제2수광트랜지스터(5)의 컬렉터단(즉, 'P'지점)으로부터 전송된 하이레벨상태의 신호를 논리곱으로 연산하게 되고, 상기 제2앤드게이트(AND2)에서 논리곱으로 연산되어 출력되는 하이레벨상태의 신호는 중앙처리장치(9)로 전송되며, 상기 제2앤드게이트(AND2)로부터 전송된 하이레벨상태 신호에 의하여 중앙처리장치(9)는 건반(1)의 완전눌림상태를 인식하게 된다.The second and gate AND 2 is a high level signal transmitted from the collector terminal (ie, 'S' point) of the first light receiving transistor 4 and the collector terminal (ie, the second light receiving transistor 5). , The high level state signal transmitted from the point 'P' is calculated by logical AND, and the high level state signal which is calculated by being ANDed from the second AND gate AND 2 is output to the CPU 9. ), And the CPU 9 recognizes the fully pressed state of the keyboard 1 by the high level state signal transmitted from the second AND gate AND 2 .

상기 제2수광트랜지스터(5)의 컬렉터단('P'지점)으로부터 출력되어 인버터(INV)의 입력단으로 전송된 하이레벨상태의 신호는 인버터(INV)를 통하여 로우레벨상태의 신호로 변환되고, 상기 인버터(INV)에 의해 변환된 로우레벨상태의 신호는 제1앤드게이트(AND1)의 타입력단으로 전송되며, 상기 제1앤드게이트(AND1)는 제1수광트랜지스터(4)의 컬렉터단('S'지점)으로부터 전송된 하이레벨상태의 신호와 상기 인버터(INV)를 통하여 전송된 로우레벨상태의 신호를 논리곱으로 연산하게 된다.The high level signal output from the collector terminal ('P' point) of the second light receiving transistor 5 and transmitted to the input terminal of the inverter INV is converted into a low level signal through the inverter INV, signal of the converted low level state by the inverter (INV) includes a first aND gate (aND 1) is sent to the other input terminal, the first aND gate (aND 1) of the collector end of the first light-receiving transistor 4 The high level signal transmitted from the 'S' point and the low level signal transmitted through the inverter INV are logically calculated.

상기 제1앤드게이트(AND1)는 논리곱으로 연산된 로우레벨상태의 신호를 플립플롭(8)의 클럭단(CK)으로 전송하게 되고, 상기 플립플롭(8)의 클럭단(CK)으로 전송된 로우레벨상태의 신호(즉, 클럭(CK)의 한주기)에 의해 제5도에 도시된 바와 같이 플립플롭(8)은 반전출력단(/Q)으로부터 하이레벨상태의 신호를 제4앤드게이트(AND4)의 타입력단으로 전송하게 되며, 동시에 비반전출력단(Q)으로 로우레벨상태의 신호를 제3앤드게이트(AND3)의 타입력단으로 전송하게 된다.The first AND gate AND 1 transmits the low-level signal calculated by the AND to the clock terminal CK of the flip-flop 8, and to the clock terminal CK of the flip-flop 8. As shown in FIG. 5 by the transmitted low-level signal (i.e., one period of the clock CK), the flip-flop 8 sends the high-level signal from the inverting output terminal / Q to the fourth end. The signal is transmitted to the type force stage of the gate AND 4 , and at the same time, the low level signal is transmitted to the type force stage of the third and gate AND 3 to the non-inverting output stage Q.

상기 제3앤드게이트(AND3)는 제1수광트랜지스터(4)의 컬렉터단(즉, 'S'지점)으로부터 전송된 하이레벨상태의신호를 논리곱으로 연산하게 되고, 상기 제3앤드게이트(AND3)로부터 논리곱으로 연산되어 얻은 로우레벨상태의 신호는 제3앤드게이트(AND3)의 출력단을 통하여 중앙처리장치(9)로 전송된다.The third and gate AND 3 calculates the high-level signal transmitted from the collector terminal (ie, 'S' point) of the first light receiving transistor 4 by logical AND, and the third and gate a low-level signal is calculated in the state obtained from the logical product AND 3) is transmitted to the central processing unit 9 via the output terminal of the third AND gate (AND 3).

또한, 상기 제4앤드게이트(AND4)는 제1수광트랜지스터(4)의 컬렉터단(즉, 'S'지점)으로부터 전송된 하이레벨상태의 신호와 상기 플립플롭(8)의 반전출력단(/Q)으로부터 전송된 하이레벨상태의 신호를 논리곱으로 연산하게 되고, 상기 제4앤드게이트(AND4)로부터 연산되어 얻은 하이레벨상태의 신호는 제4앤드게이트(AND4)의 출력단을 통하여 중앙처리장치(9)로 전송된다.In addition, the fourth and gate AND 4 is a high level signal transmitted from the collector terminal (ie, 'S' point) of the first light receiving transistor 4 and the inverted output terminal of the flip-flop 8 (/). Q) a and the operation a signal with a high level state to a logical product signal of the high level state is calculated derived from the fourth aND gate (aND 4) transmitted from the center via the output terminal of the fourth aND gate (aND 4) Transmitted to the processing apparatus 9.

따라서, 상기 중앙처리장치(9)는 제2, 제3, 제4앤드게이트(AND2, AND3, AND4)로부터 전송된 신호를 조합하게 되어 건반(1)의 완전눌림상태와 음의 강약을 판단하게 된다.Therefore, the CPU 9 combines the signals transmitted from the second, third, and fourth gates AND 2 , AND 3 , and 4 , so that the fully pressed state of the keyboard 1 and the negative strength and weakness are combined. Will be judged.

한편, 상기 전자오르간을 사용하는 사용자가 건반누름장치의 건반(1)을 원위치로 복귀시키게 되면 상기 건반누름감지장치의 건반(1)에 형성되어 있는 제1감지공(2)과 제2감지공(3)중에서 먼저 제2감지공(3)이 전자오르간의 내부로부터 나오게 되고, 상기 전자오르간의 내부로부터 나오게 된 제2감지공(3)에 의하여 발광상태를 유지하고 있는 제2발광다이오드(7)의 발광된 빛의 신호는 제2감지공(3)을 통하여 수광부의 제2수광트랜지스터(5)의 베이스단으로 전송되고, 상기 베이스단으로 전송된 빛의 신호에 의하여 제2수광트랜지스터(5)는 턴온되며, 상기 턴온된 제2수광트랜지스터(5)의 컬렉터단(즉, 'P'지점)에 접속되어 있는 기준전압단(Vcc)으로부터 공급되는 기준전압은 제2수광트랜지스터(5)의 에미터단을 통하여 그라운드로 흐르게 된다.On the other hand, when the user using the electronic organ returns the key 1 of the key pressing device to its original position, the first sensing hole 2 and the second sensing hole formed in the key 1 of the key pressing sensing device The second light emitting diode (7) in which the second sensing hole (3) first comes out from the inside of the electron organ, and is kept in the light emitting state by the second sensing hole (3) coming out from the inside of the electron organ. ) Is transmitted to the base end of the second light receiving transistor (5) of the light receiving unit through the second sensing hole (3), the second light receiving transistor (5) by the signal of the light transmitted to the base end. ) Is turned on, and the reference voltage supplied from the reference voltage terminal Vcc connected to the collector terminal (ie, 'P' point) of the turned-on second light receiving transistor 5 is connected to the second light receiving transistor 5. It flows through the emitter stage to ground.

따라서, 상기 제2수광트랜지스터(5)의 컬렉터단(즉 'P'지점)의 전위는 로우레벨의 상태로 된다.Therefore, the potential of the collector terminal (ie, 'P' point) of the second light receiving transistor 5 is in a low level state.

상기 제2수광트랜지스터(5)의 컬렉터단(즉, 'P'지점)으로부터 출력되는 로우레벨상태의 신호는 제2앤드게이트(AND2)의 타입력단으로 전송되며, 동시에 제1앤드게이트(AND1)의 일측 입력단에 접속되어 있는 인버터(INV)로 전송된다.The low level signal output from the collector terminal (ie, 'P' point) of the second light receiving transistor 5 is transmitted to the type force terminal of the second and gate AND 2 , and at the same time, the first and gate AND It is transmitted to the inverter INV connected to one input terminal of 1 ).

이때, 상기 건반누름감지장치의 건반(1)에 형성되어 있는 제1감지공(2)은 전자오르간의 내부에 들어간 상태를 유지하게 되어 제1수광트랜지스터(4)의 컬렉터단(즉, 'S'지점)은 하이레벨의 상태를 유지하게 된다.At this time, the first sensing hole 2 formed in the keyboard 1 of the key press sensing device maintains the state entered into the electron organ, so that the collector stage of the first light receiving transistor 4 (that is, 'S' 'Point' will maintain the high level.

상기 제1수광트랜지스터(4)의 컬렉터단(즉, 'S'지점)으로부터 출력되는 하이레벨상태의 신호는 제1앤드게이트(AND1)의 입력단과 제2앤드게이트(AND2)의 입력단으로 전송되고, 상기 제2앤드게이트(AND2)는 제1수광트랜지스터(4)의 컬렉터단(즉, 'S'지점)으로부터 전송된 하이레벨상태의 신호와 제2수광트랜지스터(5)의 컬렉터단(즉, 'P'지점)으로부터 전송된 로우레벨상태의 신호를 논리곱으로 연산하게 되며, 상기 제2앤드게이트(AND2)에서 논리곱으로 연산되어 얻은 로우레벨상태의 신호는 제2앤드게이트(AND2)의 출력단을 통하여 중앙처리장치(9)로 전송된다.The high level signal output from the collector terminal (ie, 'S' point) of the first light receiving transistor 4 is input to the input terminal of the first and gate AND 1 and the input terminal of the second and gate AND 2 . And the second end gate AND 2 is a high level signal transmitted from the collector stage of the first light receiving transistor 4 (ie, 'S' point) and the collector end of the second light receiving transistor 5. In other words, the low-level signal transmitted from the point 'P' is calculated by logical AND, and the low-level signal obtained by being ANDed by the second AND gate AND 2 is the second AND gate. It is transmitted to the central processing unit 9 through the output terminal (AND 2 ).

또한, 상기 제1앤드게이트(AND1)의 타입력단에 접속되어 있는 인버터(INV)로 전송된 로우레벨상태의 신호는 인버터(INV)를 통하여 하이레벨상태의 신호로 변환되고, 상기 인버터(INV)에 의해 변환된 하이레벨상태의 신호는 제1앤드게이트(AND1)의 타입력단으로 전송되며, 상기 제1앤드게이트(AND1)는 제1수광트랜지스터(4)의 컬렉터단(즉, 'S'지점)으로부터 전송된 하이레벨상태의 신호와 인버터(INV)를 통해 전송된 하이레벨상태의 신호를 논리곱으로 연산하게 된다.In addition, the low level signal transmitted to the inverter INV connected to the type force terminal of the first and gate AND 1 is converted into a high level signal through the inverter INV, and the inverter INV is ) the signal with a high level state converted by a first aND gate (aND 1, the other is sent to the input terminal, the first aND gate (aND 1) a) has a first collector terminal of the light-receiving transistor (4) (that is, " The high level signal transmitted from the point S ') and the high level signal transmitted through the inverter INV are logically calculated.

상기 제1앤드게이트(AND1)에서 논리곱으로 연산되어 얻은 하이레벨상태의 신호는 플립플롭(8)의 클럭단(CK)으로 전송되고, 상기 플립플롭(8)의 클럭단(CK)으로 전송된 하이레벨상태의 신호에 의하여 제5도에 도시된 바와 같이 상기 플립플롭(8)은 비반전출력단(Q)으로부터 하이레벨상태의 신호를 제3앤드게이트(AND3)의 타입력단으로 전송하게 되며, 동시에 반전출력단(/Q)으로부터 로우레벨상태의 신호를 제4앤드게이트(AND4)의 타입력단으로 전송하게 된다,The high level signal obtained by the AND operation of the first AND gate AND 1 is transmitted to the clock terminal CK of the flip-flop 8 and to the clock terminal CK of the flip-flop 8. As shown in FIG. 5 by the transmitted high level signal, the flip-flop 8 transmits the high level signal from the non-inverting output terminal Q to the type force stage of the third and gate AND 3 . At the same time, the low level signal is transmitted from the inversion output terminal / Q to the type force terminal of the fourth and gate AND 4 .

상기 제3앤드게이트(AND3)는 제1수광트랜지스터(4)의 컬렉터단(즉, 'S'지점)으로부터 전송된 하이레벨상태의 신호와 플립플롭(8)의 비반전출력단(Q)으로부터 전송된 하이레벨상태의 신호를 논리곱으로 연산하게 되고, 상기 제3앤드게이트(AND3)에서 논리곱으로 연산되어 얻은 하이레벨상태의 신호는 제3앤드게이트(AND3)의 출력단에 접속되어 있는 중앙처리장치(9)로 전송된다.The third and gate AND 3 is formed from the high level signal transmitted from the collector terminal (ie, 'S' point) of the first light receiving transistor 4 and the non-inverting output terminal Q of the flip-flop 8. and the operation signals of the transmitted high level state to the logical product, said third aND gate (aND 3) signal with a high level state obtained is calculated as the logical product in is connected to the output terminal of the third aND gate (aND 3) To the central processing unit (9).

상기 제4앤드게이트(AND4)는 제1수광트랜지스터(4)의 컬렉터단(즉, 'S'지점)으로부터 전송된 하이레벨상태의 신호와 플립플롭(8)의 반전출력단(/Q)으로부터 전송된 로우레벨상태의 신호를 논리곱으로 연산하게 되고, 상기 제4앤드게이트(AND4)에서 논리곱으로 연산되어 얻은 로우레벨상태의 신호는 중앙처리장치(9)로 전송된다.The fourth and gate AND 4 is formed from the high level signal transmitted from the collector terminal (ie, 'S' point) of the first light receiving transistor 4 and the inverted output terminal (/ Q) of the flip-flop 8. The low level signal is calculated by logical AND, and the low level signal obtained by performing logical AND on the fourth AND gate AND 4 is transmitted to the CPU 9.

따라서, 상기 중앙처리장치(9)는 제2, 제3, 제4앤드게이트(AND2, AND3, AND4)로부터 전송된 신호를 조합하게 되어 여음의 길이를 판단하게 된다.Therefore, the CPU 9 combines the signals transmitted from the second, third, and fourth gates AND 2 , AND 3 , and 4 to determine the length of the sound.

상기 건반누름감지장치의 건반(1)에 형성되어 있는 제1감지공(2)마저 전자오르간의 내부로부터 나오게 되면 상기 발광상태를 유지하고 있는 제1발광다이오드(6)로부터 발광되는 빛의 신호는 빛의 제1감지공(2)을 통하여 수광부의 제1수광트랜지스터(4)의 베이스단으로 전송되고, 상기 베이스단으로 전송된 빛의 신호에 의하여 제1수광트랜지스터(4)는 턴온되며, 상기 턴온된 제1수광트랜지스터(4)의 컬렉터단(즉, 'S'지점)에 접속되어 있는 기준전압(Vcc)으로부터 공급되는 기준전압은 제1수광트랜지스터(4)의 에미터단을 통하여 그라운드로 흐르게 된다.When the first sensing hole 2 formed in the keyboard 1 of the key press sensing device exits from the inside of the electron organ, the signal of light emitted from the first light emitting diode 6 maintaining the light emitting state is The first light receiving transistor 4 is transmitted to the base end of the first light receiving transistor 4 of the light receiving unit through the first sensing hole 2 of the light, and the first light receiving transistor 4 is turned on by the signal of the light transmitted to the base end. The reference voltage supplied from the reference voltage Vcc connected to the collector terminal of the turned-on first light receiving transistor 4 (ie, 'S' point) flows to the ground through the emitter end of the first light receiving transistor 4. do.

따라서, 상기 제1수광트랜지스터(4)의 컬렉터단(즉, 'S'지점)의 전위는 하이레벨상태의 신호에서 로우레벨 상태의 신호로 변환된다.Therefore, the potential of the collector terminal (ie, 'S' point) of the first light receiving transistor 4 is converted from a high level signal to a low level signal.

상기 제1수광트랜지스터(4)의 컬렉터단(즉, 'S'지점)으로부터 출력되는 로우레벨상태의 신호는 각각의 제1, 제2, 제3, 제4앤드게이트(AND1, AND2, AND3, AND4)의 입력단으로 전송된다.The low-level signals output from the collector terminal (ie, 'S' point) of the first light receiving transistor 4 are each of the first, second, third, and fourth gates AND 1 , AND 2 ,. AND 3 , AND 4 ).

이때, 상기 건반누름감지장치의 건반(1)에 형성되어 있는 제2감지공(3)은 전자오르간의 내부로 나와 있는 상태를 유지하게 되어 제2수광트랜지스터(5)의 컬렉터단(즉, 'P'지점)는 로우레벨상태의 신호를 제2앤드게이트(AND2)의 타입력단으로 전송하게 되며, 동시에 제1앤드게이트(AND1)의 입력단에 접속되어 있는 인버터(INV)로 전송된다.At this time, the second sensing hole (3) formed in the keyboard (1) of the key press sensing device is maintained in the state that the electron organ is in the interior of the second light receiving transistor (5) The P 'point transmits a low level signal to the type power terminal of the second and gate AND 2 , and simultaneously to the inverter INV connected to the input terminal of the first and gate AND 1 .

상기 제2앤드게이트(AND2)는 제1수광트랜지스터(4)의 컬렉터단(즉, 'S'지점)으로부터 전송된 로우레벨상태의 신호와 제2수광트랜지스터(5)의 컬렉터단(즉, 'P'지점)으로부터 전송된 로우레벨상태의 신호를 논리곱으로 연산하게 되고, 상기 제2앤드게이트(AND2)에서 논리곱으로 연산되어 얻은 로우레벨상태의 신호는 중앙처리장치(9)로 전송된다.The second AND gate AND 2 is a low level signal transmitted from the collector terminal (ie, 'S' point) of the first light receiving transistor 4 and the collector terminal (ie, the second light receiving transistor 5). The low-level signal transmitted from the 'P' point) is logically calculated, and the low-level signal obtained by being logically multiplied by the second AND gate AND 2 is transferred to the CPU 9. Is sent.

상기 인버터(INV)로 전송된 로우레벨상태의 신호는 인버터(INV)에 의해 하이레벨상태의 신호로 변환되고, 상기 인버터(INV)를 통하여 변환된 하이레벨상태의 신호는 제1앤드게이트(AND1)의 타입력단으로 전송되며, 상기 제1앤드게이트(AND1)는 제1수광트랜지스터(4)의 타입력단으로 전송되며, 상기 제1앤드게이트(AND1)는 제1수광트랜지스터(4)의 컬렉터단(즉, 'S'지점)으로부터 전송된 로우레벨상태의 신호와 인버터(INV)를 통하여 전송된 하이레벨상태의 신호를 논리곱으로 연산하게 된다.The low level signal transmitted to the inverter INV is converted into a high level signal by the inverter INV, and the high level signal converted through the inverter INV is the first and gate AND. 1 ) is transmitted to the type of power stage, the first and gate (AND 1 ) is transmitted to the type of power stage of the first light receiving transistor (4), the first and gate (AND 1 ) is the first light receiving transistor (4). The low-level signal transmitted from the collector stage (ie, 'S' point) and the high-level signal transmitted through the inverter INV are logically calculated.

상기 제1앤드게이트(AND1)에서 논리곱으로 연산되어 얻은 로우레벨상태의 신호는 제1앤드게이트(AND1)의 출력단을 통하여 플립플롭(8)의 클럭단(CK)으로 전송되고, 상기 로우레벨상태의 신호를 전송받은 플립플롭(8)의 클럭단(CK)에 의해 제5도에 도시된 바와 같이 비반전출력단(Q)으로부터 하이레벨상태의 신호가 출력되어 제3앤드게이트(AND3)의 타입력단으로 전송되며, 동시에 반전출력단(/Q)으로부터 로우레벨상태의 신호가 출력되어 제4앤드게이트(AND4)의 타입력단으로 전송된다.Signal of the first AND gate a low level state obtained is calculated as the logical product from (AND 1) is transmitted to the clock stage (CK) of the flip-flop 8 through the output terminal of the first AND gate (AND 1), the As shown in FIG. 5, the high level signal is output from the non-inverting output terminal Q by the clock terminal CK of the flip-flop 8 that has received the low level signal. 3) is transmitted to the other input terminal, it is inverted at the same time an output terminal of the low-level state signal from (/ Q) outputs are sent to the other input terminal of the fourth aND gate (aND 4).

상기 제3앤드게이트(AND3)는 상기 플립플롭(8)의 비반전출력단(Q)으로부터 전송된 하이레벨상태의 신호와 상기 제1수광트랜지스터(4)의 컬렉터단(즉, 'S'지점)으로부터 전송된 로우레벨상태의 신호를 논리곱으로 연산하게 되고, 상기 제3앤드게이트(AND3)에서 논리곱으로 연산되어 얻은 로우레벨상태의 신호는 중앙처리장치(9)로 전송된다.The third and gate AND 3 is a high level signal transmitted from the non-inverting output terminal Q of the flip-flop 8 and the collector terminal of the first light receiving transistor 4 (ie, 'S' point). The low level signal is calculated by logical AND, and the low level signal obtained by being ANDed by the third AND gate AND 3 is transmitted to the CPU 9.

또, 상기 제4앤드게이트(AND4)는 상기 플립플롭(8)의 반전출력단(/Q)으로부터 전송된 로우레벨상태의 신호와 상기 제1수광트랜지스터(4)의 컬렉터단(즉, 'S'지점)으로부터 전송된 로우레벨상태의 신호를 논리곱으로 연산하게 되고, 상기 제4앤드게이트(AND4)에서 논리곱으로 연산되어 얻은 로우레벨상태의 신호는 중앙처리장치(9)로 전송된다.In addition, the fourth and gate AND 4 is a low-level signal transmitted from the inverting output terminal / Q of the flip-flop 8 and the collector stage of the first light receiving transistor 4 (that is, 'S' The low-level signal transmitted from the 'point' is calculated by logical AND, and the low-level signal obtained by being ANDed by the fourth AND gate AND 4 is transmitted to the CPU 9. .

따라서, 상기 중앙처리장치(9)는 제2, 제3, 제4앤드게이트(AND2, AND3, AND4)로부터 전송된 신호를 조합하여 건반(1)이 원상태로 복귀되는 최종적인 시간을 판단하게 된다.Therefore, the CPU 9 combines the signals transmitted from the second, third, and fourth gates AND 2 , AND 3 , and 4 to determine the final time for the keyboard 1 to return to its original state. You will be judged.

즉, 상기 중앙처리장치(9)는 건반누름감지장치의 건반(1)이 강하게 또는 약하게 눌려질때에 건반(1)의 초기눌림상태(t1)를 인식하여 음의 강약을 결정하게 되고, 상기 건반(1)의 초기눌림상태에서부터 완전눌림상태(t2)로 될때 정상적인 음을 판단하게 되며, 상기 건반(1) 완전눌림상태(t1)에서부터 완전복귀상태(t3)로 될 때까지의 시간으로 여음의 길이를 결정할 수 있게 된다.That is, the central processing unit 9 determines the negative strength and weakness by recognizing the initial pressed state t 1 of the key 1 when the key 1 of the key press sensing device is strongly or weakly pressed. The normal sound is judged when the initial state of the keyboard 1 becomes the fully pressed state t 2 , and the normal sound is determined from the fully pressed state t 1 to the complete return state t 3 . Time can determine the length of the sound.

상술한 바와 같이 본 발명은 전자오르간의 건반(1)을 'T'형으로 성형하여 적당한 위치에 제1 및 제2감지공(2, 3)과 제1 및 제2발광다이오드(6, 7) 및 제1 및 제2수광트랜지스터(4, 5)를 각각 설치시킨 건반누름감지장치를 구성함과 동시에 건반(1)의 누름속도에 따라 음의 강약 및 여음의 길이를 판단할 수 있는 누름검출회로를 구성함으로서전자오르간의 건반을 누르는 가압상태에 따라 맑고 섬세한 음을 출력시킬 수 있어 전자오르간의 품질을 향상시킬 수 있도록 된 것이다.As described above, according to the present invention, the key 1 of the electron organ is formed into a 'T' shape so that the first and second sensing holes 2 and 3 and the first and second light emitting diodes 6 and 7 are positioned at appropriate positions. And a press detection circuit configured to configure a key press detection device provided with the first and second light receiving transistors 4 and 5, respectively, and to determine the sound intensity and the sound length according to the press speed of the key 1; By constructing it, it is possible to output a clear and delicate sound according to the pressurized state of pressing the key of the electronic organ, thereby improving the quality of the electronic organ.

Claims (2)

'T'형으로 성형된 건반(1)의 측면 전후부에 제1감지공(2) 및 제2감지공(3)을 형성하되 상기 제1감지공(2)은 건반(1)의 선단하부에 형성하고, 상기 제2감지공(3)은 건반(1)의 후단 하부에 형성하며, 상기 제1감지공(2) 및 상기 제2감지공(3)의 좌우측에 발광부인 제1 및 제2발광다이오드(6, 7)와 수광부인 제1 및 제2수광트랜지스터(4, 5)를 서로 대향되게 설치하여서 된 것을 특징으로 하는 전자오르간의 건반누름장치.A first sensing hole 2 and a second sensing hole 3 are formed in front and rear sides of the key 1 formed in a 'T' shape, and the first sensing hole 2 is the lower end of the keyboard 1. The second sensing hole 3 is formed at the lower end of the rear end of the keyboard 1, and the first and second light emitting parts are formed on the left and right sides of the first sensing hole 2 and the second sensing hole 3, respectively. A key press device for an electronic organ, characterized in that two light emitting diodes (6, 7) and light receiving portions are provided so as to face each other. 건반(1)의 소정위치에 설치되어 건반(1)의 최초 누름상태를 감지하기 위한 제1발광다이오드 및 수광트랜지스터(6, 4)와 건반(1)의 완전누름상태를 감지하기 위한 제2발광다이오드 및 수광트랜지스터(7, 5)로 이루어진 광센서와; 상기 제1수광트랜지스터(4)의 출력신호 및 상기 제2수광트랜지스터(5)의 출력신호를 인버터(INV)를 매개로 입력받아 논리곱연산하여 출력하는 제1앤드게이트(AND1)와; 상기 제1수광트랜지스터(4) 및 상기 제2수광트랜지스터(5)의 출력신호를 각각 입력받아 논리곱연산하여 출력하는 제2앤드게이트(AND2)과; 입려간이 하이레벨신호(Vcc)로 고정되고 상기 제1앤드게이트(AND1)의 출력신호를 클럭신호로 입력받는 플립플롭(8)과; 상기 제1수광트랜지스터(4)의 출력신호와 상기 플립플롭(8)의 제1출력(Q)을 입력받아 논리곱연산하여 출력하는 제3앤드게이트(AND3)와; 상기 제1수광트랜지스터(4)의 출력신호와 상기 플립플롭(8)의 제3출력(/Q)을 입력받아 논리곱연산하여 출력하는 제4앤드게이트(AND4)와; 상기 제4앤드게이트(AND4)의 출력신호를 입력받아 건반(1)의 최초 누름시점부터 완전누름시점까지를 검출하고, 상기 제2앤드게이트(AND2)의 출력신호를 입력받아 건반(1)의 완전누름시점을 검출하며, 상기 제3앤드게이트(AND3)의 출력신호를 입력받아 건반(1)의 누름해제시점부터 건반(1)의 완전누름시점을 검출하는 중앙처리장치(9)로 이루어진 것을 특징으로 하는 전자오르간의 건반누름감지장치 및 검출회로.A first light emitting diode for detecting an initial pressed state of the keyboard 1 and a second light emitting for detecting a fully pressed state of the light receiving transistors 6 and 4 and the keyboard 1 installed at a predetermined position of the keyboard 1 An optical sensor comprising a diode and a light receiving transistor (7, 5); A first AND gate (AND 1 ) for receiving the output signal of the first light receiving transistor (4) and the output signal of the second light receiving transistor (5) via an inverter (INV), and performing logical AND operation on the output signal; A second AND gate (AND 2 ) for receiving the output signals of the first light receiving transistor (4) and the second light receiving transistor (5), and performing an AND operation on the output signals; A flip-flop 8 fixed with a high level signal Vcc and receiving an output signal of the first and gate AND 1 as a clock signal; A third AND gate (AND 3 ) for receiving the output signal of the first light receiving transistor (4) and the first output (Q) of the flip-flop (8) and performing logical AND operation on the output signal; A fourth AND gate (AND 4 ) for receiving the output signal of the first light receiving transistor (4) and the third output (/ Q) of the flip-flop (8) and performing logical AND operation on the output signal; Receives the output signal of the fourth and gate (AND 4 ) detects the first pressing point of the keyboard (1) to the complete pressing time, and receives the output signal of the second and gate (AND 2 ) keyboard 1 The central processing unit (9) detects a complete push point of the keyboard and detects a complete push point of the keyboard (1) from the time of release of the key (1) by receiving the output signal of the third and gate (AND 3 ). Key press sensing device and detection circuit for an electronic organ, characterized in that consisting of.
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