KR960013784B1 - Circuit for stabilizing an output characteristic of multiplier - Google Patents

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Abstract

The circuit comprises a predistortion circuit(10) in which a first and second transistors(Q1,Q2) for supplying current are inserted in the side of each collector of input transistors(Q3,Q4). An OSC signal is inputted to the base of the input transistors(Q3,Q4) and the emitter comprises emitter resistors(R4-R6) and a current source. Resistors(R1,R2) to form RL resonance with the inductance of the first and the second transistor(Q1,Q2) as to a specific frequency are inserted between the base and the collector of the first and the second transistor(Q1,Q2).

Description

신호복조용 멀티플라이어의 출력특성 안정화회로Output characteristic stabilization circuit of signal demodulation multiplier

제1도는 종래의 프리디스토션 회로와 플라이어 회로를 포함하는 FM복조 IC의 회로구성도.1 is a circuit configuration diagram of an FM demodulation IC including a conventional predistortion circuit and a pliers circuit.

제2도는 본 발명에 따른 FM복조 IC의 회로 구성도.2 is a circuit diagram of an FM demodulation IC according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 프리디스토션 회로 20 : 멀티 플라이어 회로10: predistortion circuit 20: multiplier circuit

Q1-Q6: 트랜지스터 R1-R6: 저항Q 1 -Q 6 : Transistor R 1 -R 6 : Resistance

C1: 콘덴서C 1 : condenser

본발명은 광역 다이내믹 레인지를 갖는 위상 검출용 멀티 플라이어에 관한 것으로, 특히 상기 멀티 플라이어의 다이내믹 레인지 특성을 개선하기 위해 사용되는 프리디스토션회로에서의 로프셋 발생을 억제하고, 이득을 향상시켜 멀티 플라이어의 출력을 안정하게 유지하기 위한 신호복조용 멀티 플라이어의 출력특성안정화 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiplier for phase detection having a wide dynamic range, and more particularly, to suppress the generation of ropeset in a predistortion circuit used to improve the dynamic range characteristics of the multiplier and to improve the gain. The present invention relates to an output characteristic stabilization circuit of a multiplier for signal demodulation to maintain an output stably.

FM복조 IC내에 적용되는 IF입력신호 복조용 멀티 플라이어는 OSC의 입력을 그대로 받아들여 위상 검출하게 되면 그 입력 레벨에 따라서 디스토션이 일어날 가능성이 매우 높게 된다.If the multiplier for demodulating the IF input signal applied to the FM demodulation IC receives the OSC input as it is and detects the phase, there is a high possibility of distortion occurring according to the input level.

이러한 문제점을 해결하기 위해 ℓn함수를 가지는 프리디스토션회로나 에미터디제너레이터 회로를 사용하여 멀티플라이어의 다이내믹 레인지를 확대시켜 주게 된다. 제1도는 종래의 프리디스토션 회로가 적용된 멀티플라이어 회로를 보이고 있다. 여기에서 참조되는 바와같이, 프리디스토션 회로(10)는 OSC입력 신호가 인가되는 트랜지스터(Q3, Q4)의 각 콜렉터 측에 각각의 다이오드(D1, D2)를 설치하고 있고, 여기에서 출력되는 OSC 신호에 기초하여 멀티 플라이어 회로(20)에서는 IF입력신호를 위상 검출하고 이를 출력트랜지스터(Q5, Q6)을 통하여 출력하는 회로 구성을 가진다.In order to solve this problem, a predistortion circuit having an ln function or an emitter degenerator circuit is used to expand the dynamic range of the multiplier. 1 shows a multiplier circuit to which a conventional predistortion circuit is applied. As referred to herein, the predistortion circuit 10 is provided with respective diodes D 1 and D 2 on each collector side of the transistors Q 3 and Q 4 to which the OSC input signal is applied. Based on the output OSC signal, the multiplier circuit 20 has a circuit configuration for detecting the phase of the IF input signal and outputting it through the output transistors Q 5 and Q 6 .

이러한 프리디스토션 회로는 OSC 입력 레벨이 크거나 낮은 주파수 신호에서는 일반적인 다이오드(D1, D2)를 사용하더라도 멀티 플라이어의 다이내믹 레인지를 충분히 확보시킬 수 있다.Such a predistortion circuit can sufficiently secure the dynamic range of the multiplier even when using general diodes (D 1 and D 2 ) in an OSC input level high or low frequency signal.

실제로 종래의 회로에서는 트랜지스터(Q3, Q4)의 콜렉터 출력단 토탈 특성이 ℓn함수로 나타나 이득은 Re/R4로 됨에 따라 이득이 줄어들지만 이는 큰 OSC 입력레벨에서는 문제가 되지 않기 때문이다. 즉, 상기 Re=1/gm로 표현되고 gm=Ic/VT로 표현 됨에 따라 이득저하 문제를 피할수 없게 된다.In fact, in the conventional circuit, the total output characteristics of the collector output stages of the transistors Q 3 and Q 4 are represented by the l n function, and the gain decreases as the gain becomes Re / R 4 , but this is not a problem at a large OSC input level. That is, as Re = 1 / gm and gm = Ic / V T , a gain reduction problem cannot be avoided.

그러나, 종래의 프리디스토션 회로에 입력되는 OSC 레벨이 낮은 경우나 높은 주파수 신호가 입력되는 경우에는 충분한 이득을 얻을 수 없게 된다. 또한 주파수 특성을 개선하기 위해 콜렉터 전류(Ic)를 높일 경우에는 트랜지스터(Q3, Q4)의 콜렉터 출력전압차(△V)만큼의 오프셋이 일어나 멀티플라이어 출력에 디스토션이 나타나게 된다.However, when the OSC level input to the conventional predistortion circuit is low or when a high frequency signal is input, sufficient gain cannot be obtained. In addition, when the collector current Ic is increased to improve the frequency characteristic, an offset by the collector output voltage difference ΔV of the transistors Q 3 and Q 4 occurs, resulting in distortion at the multiplier output.

본 발명의 목적은 높은 레벨의 OSC입력 및 높은 주파수 신호 입력에서도 오프셋 발생 및 이득 감쇄를 없애 멀티 플라이어의 다이내믹 특성을 개선시켜 그의 출력을 안정화 시킬 수 있는 신호 복조용 플라이어의 출력특성 안정화 회로를 제공하는데 있다.An object of the present invention is to provide an output characteristic stabilization circuit of a signal demodulating pliers that can stabilize the output by improving the dynamic characteristics of a multiplier by eliminating offset generation and gain attenuation even at a high level OSC input and a high frequency signal input. have.

본 발명의 특징은 멀티 플라이어의 다이내믹 레인지를 넓게 가져 가기 위한 프리디스토션 회로에 제1, 2트랜지스터를 더 삽입하고, 상기 제1, 2 트랜지스터 사이에는 이득 및 위상 보정용 콘덴서와 오프셋 보정용저항을 삽입하는데 있다.A feature of the present invention is that the first and second transistors are further inserted into a predistortion circuit for widening the dynamic range of the multiplier, and a gain and phase correction capacitor and an offset correction resistor are inserted between the first and second transistors. .

이하, 첨부한 도면에 기초하여 본 발명을 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, this invention is demonstrated based on attached drawing.

제2도는 본발명의 회로 구성도로써, 멀티 플라이어 회로(20)의 전단에 삽입되어 OSC 입력을 받아들이는 프리디스토션 회로(10)는 입력 트랜지스터(Q3, Q4)의 콜렉터 축에 제1, 2트랜지스터(Q1, Q2)를 각각 설치하고, 상기 제1, 2 트랜지스터(Q1, Q2)의 양베이스 사이에는 오프셋 저항(R3)과, 이득 및 위상 조정용 콘덴서(C1)를 설치한다.FIG. 2 is a circuit diagram of the present invention, wherein the predistortion circuit 10 inserted in the front end of the multiplier circuit 20 and accepting an OSC input has a first, first, and second axis in the collector axis of the input transistors Q 3 and Q 4 . Two transistors Q 1 and Q 2 are provided, respectively, and an offset resistor R 3 and a gain and phase adjustment capacitor C 1 are provided between both bases of the first and second transistors Q 1 and Q 2 . Install.

여기에서 저항(R4-R6)은 상기 입력 트랜지스터(Q3, Q4)의 에미터 저항이고, 저항(R1, R2)는 제1, 2트랜지스터(Q1, Q2)의 베이스 저항이다. 상기 프리디스토션 회로(10)의 출력은 멀티플라이어 회로(20)에 입력되어 IF 입력 신호의 위상을 검출하게 구성된다. 이 멀티 플라이어회로(20)에는 도시하지는 않았지만 외부 루프 필터가 연결된다.Here, resistors R 4 -R 6 are emitter resistors of the input transistors Q 3 , Q 4 , and resistors R 1 , R 2 are the bases of the first and second transistors Q 1 , Q 2 . Resistance. The output of the predistortion circuit 10 is input to the multiplier circuit 20 and configured to detect the phase of the IF input signal. Although not shown, an external loop filter is connected to the multiplier circuit 20.

상기 멀티 플라이어 회로(20)에서 출력되는 복조된 신호는 출력 트랜지스터(Q5, Q6)를 거쳐 출력되게 구성한다. 이와같이 구성된 본발명의 작용 및 효과를 설명하면 다음과 같다.The demodulated signal output from the multiplier circuit 20 is configured to be output via the output transistors Q 5 and Q 6 . Referring to the operation and effects of the present invention configured as described above are as follows.

제2도에서 입력 트랜지스터(Q3, Q4)에 공급되는 주파수가 높아지면 높아질수록 그들의 콜렉터에 연결된 제1, 2트랜지스터(Q1, Q2)는 인덕티브 임피던스로 동작한다. 따라서, 제1 트랜지스터(Q1)와 저항(R1) 및 제2트랜지스터(Q2)와 저항(R2)의 파라미터에 의해 각각 RL 공진되어 파킹이 일어나게 되고, 이러한 피킹으로부터 특정 주파수에서 고이득을 얻을 수 있다.In FIG. 2, as the frequency supplied to the input transistors Q 3 and Q 4 increases, the first and second transistors Q 1 and Q 2 connected to their collectors operate with inductive impedance. Therefore, the RL is resonated by the parameters of the first transistor Q 1 , the resistor R 1 , and the second transistor Q 2 , and the resistor R 2 , respectively, so that parking occurs. Can be obtained.

한편, 상기 제1, 2 트랜지스터(Q1, Q2)에 많은 전류가 흐르는 경우에는 각 소지간의 파라미터 오차에 기인하여 오프셋이 일어나게 되는데, 이러한 오프셋은 제1, 2 트랜지스터(Q1, Q2)의 베이스를 연결짓는 오프셋 저항(R3)에 의해 보상된다.On the other hand, when a large amount of current flows through the first and second transistors Q 1 and Q 2 , an offset occurs due to a parameter error between the bases, and the offset is generated by the first and second transistors Q 1 and Q 2 . Compensated by an offset resistor (R 3 ) connecting the base of.

이때 상기 오프셋 저항(R3)에 병렬로 연결된 위상보정 콘덴서(C1)에 의해 위상이 보정된다. 따라서 비교적 낮은 특정주파수에서 높은 이득을 확보하고자 하는 경우에는 저항(R1, R2)의 저항 값 설정과 제1, 2트랜지스터(Q1, Q2)에 의한 인덕턴스를 조정하여 해당특정주파수에 RL공진을 형성시켜 주면 된다.At this time, the phase is corrected by the phase correction capacitor C 1 connected in parallel with the offset resistor R 3 . Therefore, to secure high gain at a relatively low specific frequency, set the resistance value of the resistors R 1 and R 2 and adjust the inductance by the first and second transistors Q 1 and Q 2 to adjust the The resonance may be formed.

이와같이 저이득 고주파수 OSC 입력 신호를 보상처리한 프리디스토션 회로(10)의 OSC출력으로써, 멀티플라이어 회로(20)는 입력 IF 신호를 위상 검출하여 출력트랜지스터(Q5, Q6)를 거쳐 출력하게 된다.As the OSC output of the predistortion circuit 10 which compensates for the low gain high frequency OSC input signal in this manner, the multiplier circuit 20 detects the phase of the input IF signal and outputs it through the output transistors Q 5 and Q 6 . .

이상에서 설명한 바와같은 본발명은 프리디스토션 회로(10)의 저항(R1, R2)값 조정을 통하여 비교적 낮은 특정 주파수에서의 이득을 현저히 개선시킬수 있게 되며, 높은 주파수에서의 전류 증가에 따른 오프셋 발생은 오프셋 저항(R3)으로 보상하게 되고 위상 보정은 상기 저항(R3)에 병렬로 삽입된 위상보정 콘덴서(C1)에 의해 보상 되므로, 위상검출을 통한 신호 복조용 멀티 플라이어 회로에 공급되는 OSC를 항상 안정화 시킬수 있어 그의 복조 출력특성을 안정화시키게 되는 것이다.As described above, the present invention can significantly improve the gain at a relatively low specific frequency by adjusting the resistances R 1 and R 2 of the predistortion circuit 10, and offset by increasing current at a high frequency. Generation is compensated by the offset resistor (R 3 ) and phase correction is compensated by the phase correction capacitor (C 1 ) inserted in parallel to the resistor (R 3 ), so it is supplied to the multiplier circuit for signal demodulation through phase detection The OSC can be stabilized at all times, thereby stabilizing its demodulation output characteristics.

Claims (3)

OSC의발진신호로 IF입력 신호를 복조 출력하는 멀티플라이어 회로와, 멀티플라이어 회로의 다이내믹 회로의 다이내믹 레인지를 넓혀주기 위한 프리디스토션 회로를 포함하는 신호 복조회로에 있어서, 상기 프리디스토션회로는, 베이스에는 OSC신호가 입력되고 에미터에는 에미터 저항(R4-R6)과 전류원을 가지는 입력 트랜지스터(Q3, Q4)의 각 콜렉터측에 콜렉터 전류 공급용 제1, 2트랜지스터(Q1, Q2)를 삽입하고, 상기 제1, 2 트랜지스터(Q1, Q2)의 베이스-콜렉터 사이에는 특정주파수에 대해 상기 제1, 2 트랜지스터의 인덕턴스와 RL공진을 형성하기 위한 저항(R1, R2)을 각각 삽입하여 구성하는 것을 특징으로 하는 신호복조용 멀티 플라이어의 출력특성 안정화회로.A signal demodulation circuit comprising a multiplier circuit for demodulating and outputting an IF input signal as an oscillating signal of an OSC, and a predistortion circuit for widening the dynamic range of the dynamic circuit of the multiplier circuit, wherein the predistortion circuit is a base. The OSC signal is input to the emitter, and the first and second transistors Q 1 and 2 for supplying the collector current to the collector side of the input transistors Q 3 and Q 4 having emitter resistors R 4 -R 6 and current sources to the emitter. Q 2 ) is inserted, and between the base and collector of the first and second transistors Q 1 and Q 2 , a resistor R 1 , which forms inductance and RL resonance of the first and second transistors at a specific frequency. Output characteristic stabilization circuit of the multi-pliers for signal demodulation, characterized in that the configuration by inserting R 2 ). 제1항에 있어서, 상기 제1, 2 트랜지스터(Q1, Q2)의 베이스 양단간에는 고주파수에서의 대전류 공급에 따른 오프셋을 보정하기 위한 오프셋 저항(R3)이 더 마련된 것을 특징으로 하는 신호 복조용 멀티플라이어의 출력특성 안전화 회로.The method of claim 1, wherein an offset resistor R 3 is further provided between both ends of the base of the first and second transistors Q 1 and Q 2 to correct an offset caused by supply of a large current at a high frequency. Safety circuit for output characteristics of a quiet multiplier. 제1항 또는 제2항에 있어서, 상기 제1, 2 트랜지스터(Q1, Q2)의 베이스 양단간에는 위상 보정을 위한 위상보정 콘덴서(C1)가 더 마련된 것을 특징으로 하는 신호 복조용 멀티 플라이어의 출력특성 안정화 회로.The signal demodulation multiplier according to claim 1 or 2, further comprising a phase correction capacitor (C 1 ) for phase correction between both ends of the base of the first and second transistors (Q 1 , Q 2 ). Output characteristic stabilization circuit.
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