KR960011650B1 - Semiconductor device - Google Patents

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Abstract

The device performs a discharge of the plasma applied charge in order to protect a transistor gate of column select line. The device has a conducting layer which is formed by using plasma etching and discharges elements for discharging plasma charge which is applied to the conducting layer connecting the conducting layer to the ground voltage at the plasma etching time.

Description

플라즈마 유기전하 방전특성을 갖는 반도체장치.A semiconductor device having plasma organic charge discharge characteristics.

제1도는 디램의 구성을 보여주는 블럭도.1 is a block diagram showing the configuration of a DRAM.

제2도는 반도체장치의 로우디코더와 컬럼디코더 및 컬럼선택라인의 위치를 나타내는 구성도.2 is a configuration diagram showing positions of a row decoder, a column decoder, and a column select line of a semiconductor device.

제3도는 종래의 기술에 따른 컬럼선택라인 트랜지스터와 컬럼선택라인의 연결을 나타내는 회로도.3 is a circuit diagram illustrating a connection between a column select line transistor and a column select line according to the related art.

제4도는 본 발명에 따른 컬럼선택라인 트랜지스터와 컬럼선택라인의 연결을 나타내는 회로도.4 is a circuit diagram illustrating a connection between a column select line transistor and a column select line according to the present invention.

제5도는 본 발명의 제1실시예로서 컬럼선택라인층 하부에 정션 다이오드를 연결한 반도체장치의 레이아웃도.5 is a layout diagram of a semiconductor device in which a junction diode is connected below a column select line layer as a first embodiment of the present invention.

제6도는 본 발명의 제2실시예로서 컬럼선택라인층 평행하게 정션 다이오드를 연결한 반도체장치의 레이아웃도.6 is a layout diagram of a semiconductor device in which a junction diode is connected in parallel with a column select line layer as a second embodiment of the present invention.

본 발명은 반도체 메모리장치에 관한 것으로, 특히 컬럼선택라인(CSL : Column Select Line) 트랜지스터의 게이트 보호장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly to a gate protection device of a column select line (CSL) transistor.

반도체 메모리장치 중 특히 디램(DRAM : Dynamic Random Access Memory)에 있어서의 신호의 흐름은, 어드레스 신호를 외부클럭에 동기하여 버퍼(1)로 받아 래치하고 로우디코더(row decoder)(2)에서 워드라인(ward line)을 선택 및 구동하여 메모리 셀을 선택하고 선택된 메모리 셀의 정보는 데이터 라인(또는 비트라인 : bit line)으로 전송되고 이것을 센서앰프(sense)(4)에서 증폭하게 되며, 다음으로 컬럼디코더(3)에서 센스앰프(4)를 선택하고 그 정보가 컬럼버스라인을 통하여 출력버퍼(5)로 보내진다(제1도).In the semiconductor memory device, in particular, a signal flow in a DRAM (DRAM) receives and latches an address signal to the buffer 1 in synchronization with an external clock, and a word line in a row decoder 2. (ward line) is selected and driven to select a memory cell and the information of the selected memory cell is transferred to a data line (or bit line) and amplified by the sensor amplifier (4), and then the column The sense amplifier 4 is selected at the decoder 3 and the information is sent to the output buffer 5 via the column bus line (FIG. 1).

제2도는 상기 로우디코더와 컬럼디코더 및 다수의 컬럼라인 중 하나의 컬럼라인을 선택하는 컬럼선택라인의 위치를 나타내는 구성도이다.2 is a block diagram showing the position of a column selection line for selecting one of the row decoder, the column decoder and a plurality of column lines.

제2도를 참조하면, 로우디코더(10)와 컬럼디코더(15)가 상호 수직하게 위치하고 있고, 컬럼선택라인(20)은 상기 로우디코더(10)와 평행하게 위치하고 있으며, 컬럼선택라인 트랜지스터와 컬럼선택라인의 연결은 하기의 제3도와 같다.Referring to FIG. 2, the row decoder 10 and the column decoder 15 are located perpendicular to each other, and the column select line 20 is located in parallel with the row decoder 10. Connection of the selection line is shown in FIG. 3.

제3도를 참조하면, 제1컬럼선택라인 트랜지스터(제1Tr)의 드레인 및 소오스 중의 하나인 제1전류전극이 제1비트라인(B/L)과 접속되고, 드레인 및 소오스 중의 다른 하나인 제2전류전극은 제1입출력라인(I/O)과 접속된다. 제2컬럼선택라인 트랜지스터(제2Tr)의 게이트는 상기 제1컬럼선택라인 트랜지스터(제1Tr)의 게이트와 접속되고, 드레인 및 소오스 중의 하나인 제1전류전극이 제2비트라인()과 접속되며 드레인 및 소오스 중의 다른 하나인 제2전류전극은 제2입출력라인()과 접속된다. 상기 제1 및 제2컬럼선택라인 트랜지스터(제1Tr,제2Tr)의 게이트는 컬럼선택라인(CSL)이 공통으로 접속된다.Referring to FIG. 3, a first current electrode, which is one of a drain and a source of the first column select line transistor (1Tr), is connected to the first bit line B / L and is the other of the drain and the source. The second current electrode is connected to the first input / output line I / O. The gate of the second column select line transistor (Tr2) is connected to the gate of the first column select line transistor (Tr) and the first current electrode, which is one of a drain and a source, is connected to the second bit line. ) And the second current electrode, which is the other of the drain and the source, is connected to the second input / output line ( ) Is connected. The gates of the first and second column select line transistors (1Tr and 2Tr) are connected to a column select line CSL in common.

이때 상기 비트라인을 선택하기 위해 컬럼선택라인이 비트라인 세그먼트(bit line segment)마다 위치하는 트랜지스터의 게이트와 연결되어 있는데, 이러한 컬럼선택라인은 주로 소자의 비트라인 방향으로 그 폭에 비해 길이가 수천배에 달하여 트랜지스터의 게이트 이외의 부분에는 연결되지 않음으로써, 디램을 형성하는 공정 중, 상기 컬럼선택라인의 패터닝시 발생하는 플라즈마 방전에 의해 유일하게 연결되어 있는 게이트에 영향을 주게 되어 게이트의 전기적 특성을 열화시키는 문제점이 있다.At this time, a column select line is connected to a gate of a transistor positioned in each bit line segment to select the bit line, and the column select line is mainly a bit length in the direction of the bit line of the device. Since it is not connected to other parts than the gate of the transistor by a thousand times, the gate is affected only by the gate connected by plasma discharge generated during the patterning of the column selection line during the process of forming the DRAM. There is a problem of deterioration.

즉, 상기 컬럼선택라인을 형성시킬 때 컬럼선택라인을 형성하기 위한 물질층을 형성한 후, 상기 물질층 상부에 사진식각 마스크패턴을 형성하고 상기 마스크패턴을 적용하여 컬럼선택라인을 형성하기 위한 물질층을 건식식각하면서 플라즈마 상태에서 식각공정을 진행하게 됨으로 플라즈마 방전전하가 패터닝된 컬럼선택라인에 유기되고, 유기된 방전전하는 방전경로가 없으면 외부로 방전되지 못하고 소자에 영향을 끼치게 된다.That is, when forming the column selection line, after forming a material layer for forming the column selection line, a photolithography mask pattern is formed on the material layer and the material for forming the column selection line by applying the mask pattern As the etching process is performed in the plasma state while the layer is dry etched, the plasma discharge charges are induced in the patterned column selection line, and the discharged discharge charges are not discharged to the outside without affecting the device.

특히 디램에서는 대용량화, 고집적화되면서 설계치수가 감소하여 상기 컬럼선택라인을 정확하게 형성하기 위해 습식식각보다는 미세한 패턴을 형성하는데 유리한 건식식각을 사용하여 또한 디램의 다른 구성요소, 즉 트랜지스터나 트랜지스터에 비해 상대적으로 넓은 면적을 차지하게 됨으로써 플라즈마 방전의 영향은 더욱 심해지게 될 것이다.In particular, in DRAM, the design dimension is reduced due to the large capacity and high integration, and dry etching, which is advantageous in forming a fine pattern rather than wet etching, is used to form the column selection line accurately, and also in comparison with other components of the DRAM, that is, transistor or transistor. By taking up a large area, the effects of plasma discharge will be more severe.

따라서 본 발명의 목적은 상기와 같은 문제점을 해결하여 신뢰성 및 수율이 높은 반도체장치를 제공하는 것이다.Accordingly, an object of the present invention is to solve the above problems and to provide a semiconductor device with high reliability and high yield.

본 발명의 다른 목적은 전기적인 특성이 뛰어난 반도체장치를 제공하는 것이다.Another object of the present invention is to provide a semiconductor device having excellent electrical characteristics.

상기 목적을 달성하기 위한 본 발명의 반도체장치는, 반도체 기판상에 플라즈마 식각에 의해 형성된 도체층을 가진 반도체장치에 있어서, 상기 도체층과 접지전압 사이에 접속되어 플라즈마 식각시 상기 도체층에 유기되는 플라즈마 전하들을 방전시키기 위한 하나 이상의 방전소자를 구비하여 이루어지는 것을 특징으로 한다.A semiconductor device of the present invention for achieving the above object is a semiconductor device having a conductor layer formed by plasma etching on a semiconductor substrate, the semiconductor device is connected between the conductor layer and the ground voltage is induced in the conductor layer during plasma etching And at least one discharge element for discharging the plasma charges.

상기 다른 목적을 달성하기 위한 반도체장치는 수평방향으로 상호 평행하게 연장된 한쌍의 비트라인들, 상기 비트라인과 수직방향으로 상호 평행하게 연장된 한쌍의 입출력라인들, 상기 한쌍의 비트라인들 사이에서 수평방향으로 연장된 컬럼선택라인, 제1전류전극이 상기 하나의 비트라인에 접속되고, 제2전류전극이 상기 하나의 입출력라인에 접속되고, 제어전극이 상기 컬럼선택라인에 접속된 제1트랜지스터, 제1전류전극이 상기 다른 하나의 비트라인에 접속되고, 제2전류전극이 상기 다른 하나의 입출력라인에 접속되고, 제어전극이 상기 컬럼선택라인에 접속된 제2트랜지스터, 상기 컬럼선택라인과 접지전압사이에 접속되어 상기 컬럼선택라인에 유기되는 플라즈마 전하들을 방전하기 위한 접합다이오드를 구비하여 이루어지는 것을 특징으로 한다.The semiconductor device for achieving the above another object is a pair of bit lines extending in parallel to each other in a horizontal direction, a pair of input and output lines extending in parallel to each other in the vertical direction and the bit line, between the pair of bit lines A first transistor having a horizontally extending column selection line, a first current electrode connected to the one bit line, a second current electrode connected to the one input / output line, and a control electrode connected to the column selection line A second transistor having a first current electrode connected to the other bit line, a second current electrode connected to the other input / output line, and a control electrode connected to the column selection line; And a junction diode connected between ground voltages for discharging plasma charges induced in the column selection line. The.

이하, 첨부도면을 참조하여 본 발명을 좀더 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

제4도는 본 발명에 따른 컬럼선택라인 트랜지스터와 컬럼선택라인의 연결을 나타내는 회로도이다.4 is a circuit diagram illustrating a connection between a column select line transistor and a column select line according to the present invention.

제4도를 참조하면, 드레인 및 소오스 중의 하나인 제1전류전극이 제1비트라인(B/L)과 접속되고 드레인 및 소오스 중의 다른 하나인 제2전류전극은 제1입출력라인(I/O)과 접속되는 제1컬럼선택라인 트랜지스터(제1Tr)와, 게이트가 상기 제1컬럼선택라인 트랜지스터(제1Tr)의 게이트와 접속되고 드레인 및 소오스 중의 하나인 제1전류전극이 제2비트라인()과 접속되고 드레인 및 소오스 중의 다른 하나인 제2전류전극은 제2입출력라인()과 접속되는 제2컬럼선택라인 트랜지스터(제2Tr)와, 상기 제1 및 제2컬럼선택라인 트랜지스터(제1Tr,제2Tr)의 게이트들과 공통으로 접속되는 컬럼선택라인(CSL) 및 상기 컬럼선택라인(CSL)과 접지전압(VSS) 사이에 연결되어 방전경로를 형성하는 접합(Junction) 다이오드(25)로 구성된다. 여기에서 상기 컬럼선택라인(CSL)은 도체층으로 형성되고, 상기 제1 및 제2컬럼선택라인 트랜지스터(제1Tr,제2Tr)는 NMOS형이다.Referring to FIG. 4, the first current electrode, which is one of the drain and the source, is connected to the first bit line B / L, and the second current electrode, which is the other one of the drain and the source, is connected to the first I / O line. The first column select line transistor (Tr) connected to the first column and the gate connected to the gate of the first column select line transistor (Tr) and the first current electrode, one of the drain and the source, the second bit line ( And the second current electrode, which is another one of the drain and the source, is connected to the second input / output line ( And a column select line CSL connected to the second column select line transistor (2Tr) and gates of the first and second column select line transistors (1Tr and 2Tr) commonly connected to A junction diode 25 is connected between the selection line CSL and the ground voltage VSS to form a discharge path. Here, the column select line CSL is formed of a conductor layer, and the first and second column select line transistors (first Tr and second Tr) are NMOS type.

제5도는 본 발명의 제1실시예로서 컬럼선택라인층 하부에 접합다이오드를 연결한 반도체장치의 레이아웃도이다.5 is a layout diagram of a semiconductor device in which a junction diode is connected under a column select line layer as a first embodiment of the present invention.

제5도를 참조하면, 한쌍의 비트라인(21)과 평행하게 형성되며 다수의 컬럼라인 중에서 하나의 컬럼라인을 선택하는 컬럼선택라인(20)은, 컬럼선택라인 트랜지스터를 형성하는 도체층(23) 및 상기 비트라인(21)의 제조후 형성되는데, 식각공정 중 발생하는 플라즈마 방전전하의 방전경로를 형성하기 위해 접합다이오드(25)를 연결하게 된다.Referring to FIG. 5, a column select line 20 formed in parallel with a pair of bit lines 21 and selecting one column line from among a plurality of column lines may include a conductor layer 23 forming a column select line transistor. And the bit line 21 are formed, and the junction diode 25 is connected to form a discharge path of the plasma discharge charge generated during the etching process.

상기 접합다이오드(25)는 상기 컬럼선택라인(20)의 하부에 형성되고 콘택영역(26)을 통해 상기 컬럼선택라인(20)과 연결되며, 또한 상기 컬럼선택라인 트랜지스터를 형성하는 도체층(23)과 또다른 콘택영역(27)을 통해 연결되는데, 상기 도체층(23)이 반도체 칩의 셀 어레이부분을 관통하므로 상기 셀 어레이부분이 P형 웰(P type well)내에 구성된 경우에는 상기 접합다이오드(25)는 N+/P웰 접합다이오드로 한다. 상기 셀 어레이부분이 N형 웰(N type well)내에 구성된 경우에는 상기 접합다이오드(25)는 P+/N웰 접합다이오드로 한다.The junction diode 25 is formed below the column select line 20 and is connected to the column select line 20 through the contact region 26, and also forms a conductor layer 23 for forming the column select line transistor. ) And another contact region 27. The junction layer 23 penetrates the cell array portion of the semiconductor chip, so that the junction diode is formed when the cell array portion is formed in a P type well. Reference numeral 25 denotes an N + / P well junction diode. When the cell array portion is formed in an N type well, the junction diode 25 is a P + / N well junction diode.

제6도는 본 발명의 제2실시예로서 컬럼선택라인층과 평행하게 접합다이오드를 연결한 반도체장치의 레이아웃도이다.6 is a layout diagram of a semiconductor device in which junction diodes are connected in parallel with a column select line layer as a second embodiment of the present invention.

제6도를 참조하면, 컬럼선택라인(20)의 하부에 접합다이오드를 형성할 여분의 영역이 없는 경우, 다른 패턴이 없는 영역에 접합다이오드를 형성하는 엑티브영역(25')을 상기 컬럼선택라인(20)과 평행하도록 형성하여, 상기 엑티브영역(25')의 소정부분에만 콘택영역(26)을 형성하여 상기 컬럼선택라인(20)과 연결한다.Referring to FIG. 6, when there is no extra area to form a junction diode below the column selection line 20, the active region 25 ′ forming the junction diode in an area where there is no other pattern is formed. The contact region 26 is formed only at a predetermined portion of the active region 25 ′ so as to be parallel to the column selection line 20.

따라서 본 발명의 반도체장치는, 컬럼선택라인에 정션 다이오드를 추가적으로 연결하여 컬럼선택라인층의 패터닝 공정시 상기 컬럼선택라인이 플라즈마에 노출되어 컬럼선택라인에 유기되는 플라즈마 방전전압이 컬럼선택라인 게이트에 인가되기전에 상기 정션 다이오드를 통하여 방전되게 함으로써 상기 컬럼선택라인 트랜지스터의 게이트를 보호하여 전기적 특성을 개선하여 신뢰도 및 수율의 향상을 가져올 수 있다.Therefore, in the semiconductor device of the present invention, the junction diode is additionally connected to the column select line, so that the plasma discharge voltage induced in the column select line is exposed to the plasma during the patterning process of the column select line layer. By discharging through the junction diode before being applied, it is possible to protect the gate of the column select line transistor to improve electrical characteristics, thereby improving reliability and yield.

본 발명은 상기 실시예에 한정되지 않으며 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 당분야의 통상의 지식을 가진자에 의한 다양한 응용이 가능함은 물론이다.The present invention is not limited to the above embodiments, and various applications by those skilled in the art are possible without departing from the technical spirit of the present invention.

Claims (4)

반도체 기판상에 플라즈마 식각에 의해 형성된 도체층을 가진 반도체장치에 있어서, 상기 도체층과 접지전압 사이에 접속되어 플라즈마 식각시 상기 도체층에 유기되는 플라즈마 전하들을 방전시키기 위한 하나 이상의 방전소자를 구비하여 이루어지는 것을 특징으로 하는 반도체장치.A semiconductor device having a conductor layer formed by plasma etching on a semiconductor substrate, comprising: at least one discharge element connected between the conductor layer and a ground voltage to discharge plasma charges induced in the conductor layer during plasma etching; A semiconductor device comprising: 제1항에 있어서, 상기 반전소자는 접합다이오드인 것을 특징으로 하는 반도체장치.The semiconductor device according to claim 1, wherein said inverting element is a junction diode. 제1항에 있어서, 상기 도체층은 MOS 트랜지스터의 게이트 전극과 접속되는 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 1, wherein said conductor layer is connected with a gate electrode of a MOS transistor. 수평방향으로 상호 평행하게 연장된 한쌍의 비트라인들; 상기 비트라인과 수직방향으로 상호 평행하게 연장된 한쌍의 입출력라인들; 상기 한쌍의 비트라인들 사이에서 수평방향으로 연장된 컬럼선택라인; 제1전류전극이 상기 하나의 비트라인에 접속되고, 제2전류전극이 상기 하나의 입출력라인에 접속되고, 제어전극이 상기 컬럼선택라인에 접속된 제1트랜지스터; 제1전류전극이 상기 다른 하나의 비트라인에 접속되고, 제2전류전극이 상기 다른 하나의 입출력라인에 접속되고, 제어전극이 상기 컬럼선택라인에 접속된 제2트랜지스터; 상기 컬럼선택라인과 접지전압사이에 접속되어 상기 컬럼선택라인에 유기되는 플라즈마 전하들을 방전하기 위한 접합다이오드를 구비하여 이루어지는 것을 특징으로 하는 반도체장치.A pair of bit lines extending parallel to each other in a horizontal direction; A pair of input / output lines extending in parallel to the bit line in a vertical direction; A column select line extending in a horizontal direction between the pair of bit lines; A first transistor having a first current electrode connected to the one bit line, a second current electrode connected to the one input / output line, and a control electrode connected to the column select line; A second transistor having a first current electrode connected to the other bit line, a second current electrode connected to the other input / output line, and a control electrode connected to the column selection line; And a junction diode connected between the column select line and a ground voltage to discharge plasma charges induced in the column select line.
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