KR960009795Y1 - Semiconductor device with electrostatic discharge protection circuit - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 종래의 기판pnp트랜지스터의 단면도이고,1 is a cross-sectional view of a conventional substrate pnp transistor,
제2도는 베이스가 개방된 에미터 공통 pnp 트랜지스터 다이오드를 추가한 종래의 기판 pnp 트랜지스터의 단면도이고,2 is a cross-sectional view of a conventional substrate pnp transistor in which an emitter common pnp transistor diode with an open base is added,
제3도는 제2도의 등가 회로도이고,3 is an equivalent circuit diagram of FIG.
제4도는 제너다이오드를 추가한 종래의 기판 pnp 트랜지스터의 단면도이고,4 is a cross-sectional view of a conventional substrate pnp transistor in which a zener diode is added,
제5도는 제4도의 등가 회로도이고,5 is an equivalent circuit diagram of FIG.
제6도는 이 고안의 실시예에 따른 정전기 보호회로를 갖는 기판 pnp 트랜지스터의 단면도이다.6 is a cross-sectional view of a substrate pnp transistor having an electrostatic protection circuit according to an embodiment of the present invention.
이 고안은 반도체 장치의 정전기 보호회로에 관한 것으로서, 더욱 상세하게 말하자면 입력단으로 구성되는 기판(sub)-pnp 트랜지스터의 베이스 하부에 n+ 매몰층을 형성하여 기판(sub)-pnp 트랜지스터의 정전기 특성을 개선하는 반도체 장치의 정전기 보호회로에 관한 것이다.The present invention relates to an electrostatic protection circuit of a semiconductor device, and more specifically, to form an n + buried layer under a base of a sub-pnp transistor composed of an input terminal, thereby improving the electrostatic characteristics of the sub-pnp transistor. It relates to an electrostatic protection circuit of a semiconductor device.
일반적으로 오피 엠프(OP AMP) 또는 타이머(Timer)에 사용되는 입력단의 기판(sub)pnp 트랜지스터(이하, pnp 트랜지스터라 칭함)는 제1도에 도시된 바와 같이, p형 실리콘 기판(1)상에 pnp 트랜지스터의 베이스가 되는 n-형의 에피층(3)이 형성되고, 상기 n-형 에피층(3)의 소정영역에 p+형 확산영역의 격리층(5)이 형성되고, 상기 n-형 에피층(3)의 소정영역에 pnp 트랜지스터의 베이스 접촉영역이 되는 n+ 영역(7)이 형성되고, 상기 n-형 에피층(3)의 소정영역에 pnp 트랜지스터의 에미터가 되는 p+ 영역(9)이 형성되는 구조로 이루어진다.In general, a sub-pnp transistor (hereinafter, referred to as a pnp transistor) of an input terminal used for an OP AMP or a timer is shown on the p-type silicon substrate 1 as shown in FIG. An n-type epitaxial layer 3 serving as a base of the pnp transistor is formed in the substrate, and an isolation layer 5 of a p + type diffusion region is formed in a predetermined region of the n-type epitaxial layer 3, and the n− An n + region 7 serving as a base contact region of the pnp transistor is formed in a predetermined region of the type epi layer 3, and a p + region serving as an emitter of the pnp transistor in a predetermined region of the n-type epi layer 3 ( 9) is made of a structure that is formed.
상기 pnp 트랜지스터는 n-에피층(3)과 격리층(5) 사이의 접합이 500V~600 V에서 파괴되는 비교적 낮은 정전기 특성을 갖는다. 따라서 상기 pnp 트랜지스터를 입력단으로 하는 회로는 500V~600V의 비교적 낮은 정전기 전압에 의해 동작을 하지 않는 문제점을 갖는다.The pnp transistor has a relatively low electrostatic property in which the junction between the n-epi layer 3 and the isolation layer 5 is broken at 500V to 600V. Therefore, the circuit having the pnp transistor as an input terminal has a problem in that it does not operate by a relatively low static voltage of 500V to 600V.
종래에는 pnp트랜지스터 정전기 특성을 개선하기 위하여, 베이스가 개방된 트랜지스터의 항복전압(BVCEO)을 이용하는 다이오드를 추가하는 방법이 사용되고 있다.Conventionally, in order to improve a pnp transistor electrostatic characteristic, a method of adding a diode using a breakdown voltage (BV CEO ) of an open base transistor has been used.
제2도에 도시한 바와 같이, 베이스가 개방된 에미터 공통 트랜지스터의 항복정압(BVCEO)을 이용하는 다이오드를 추가하는 방법은, 종래의 pnp 트랜지스터의 n+영역(7)과 격리층(5)사이에 p형 확산영역(11)과 n+형 확산영역(13)이 추가된 구조이다.As shown in FIG. 2, a method of adding a diode using the breakdown constant voltage (BV CEO ) of an emitter common transistor having a base open is provided between the n + region 7 and the isolation layer 5 of a conventional pnp transistor. The p-type diffusion region 11 and the n + type diffusion region 13 are added to the structure.
즉, p형 실리콘 기판(1)상에 pnp 트랜지스터의 베이스가 되는 n-에피층(3)이 형성되고, 상기n-형 에피층(3)의 소정영역에 p+형 확산영역의 격리층(5)이 형성되고, 상기 n-형 에피층(3)의 소정영역에 pnp 트랜지스터의 베이스 접촉 영역이 되는 n+영역(7)이 형성되고 상기 n-형 에피층(3)의 소정영역에 pnp 트랜지스터의 에미터가 되는 p+영역(9)이 형성되고, 상기 n+영역(7)과 격리층(5)사이의 n-형 에피층(3)의 소정영역에 기생 npn 트랜지스터의 베이스가 되는 p형 영역(11)이 형성되고, 상기 p형 영역(11)의 소정영역에 기생 npn 트랜지스터의 에미터가 되는 n+영역(13)이 형성되고, 상기 n+영역(13)은 상기 n+영역(13)에 이웃한 격리층(5)에 접지되는 구조이다.That is, the n- epi layer 3 serving as the base of the pnp transistor is formed on the p-type silicon substrate 1, and the isolation layer 5 of the p + type diffusion region is formed in a predetermined region of the n-type epi layer 3. ) Is formed, an n + region 7 is formed in a predetermined region of the n-type epitaxial layer 3 and becomes a base contact region of the pnp transistor, and a pnp transistor is formed in a predetermined region of the n− type epitaxial layer 3. A p + region 9 serving as an emitter is formed, and a p-type region serving as a base of the parasitic npn transistor is formed in a predetermined region of the n-type epilayer 3 between the n + region 7 and the isolation layer 5 ( 11), an n + region 13 serving as an emitter of the parasitic npn transistor is formed in a predetermined region of the p-type region 11, and the n + region 13 is adjacent to the n + region 13; The structure is grounded to the isolation layer (5).
상기 pnp 트랜지스터의 베이스가 되는 n+영역(7)은 기생 npn 트랜지스터의 콜렉터가 되고 기생 npn 트랜지스터의 베이스가 되는 p 영역(11)은 개방되어 있다.The n + region 7 serving as the base of the pnp transistor becomes the collector of the parasitic npn transistor, and the p region 11 serving as the base of the parasitic npn transistor is open.
제3도는 베이스가 개방된 에미터 공통 npn 트랜지스터형 다이오드를 추가한 pnp 트랜지스터의 등가 회로도이다.3 is an equivalent circuit diagram of a pnp transistor in which an emitter common npn transistor type diode with an open base is added.
상기 pnp 트랜지스터의 베이스는 기생 npn 트랜지스터의 콜렉터가 되고, 기생 pnp 트랜지스터의베이스는 개방되어 있으므로, 기생 항복전압(BVCEO)은 상기 pnp 트랜지스터의 베이스-콜렉터에 병렬로 형성된다.Since the base of the pnp transistor becomes a collector of the parasitic npn transistor, and the base of the parasitic pnp transistor is open, the parasitic breakdown voltage BV CEO is formed in parallel to the base-collector of the pnp transistor.
따라서, BVCEO는 BVCEO보다 낮은 내압과 높은 정전기 특성을 가지므로 전류통로는 상기 기생 npn 트랜지스터형 다이오드에 형성되어 상기 pnp 트랜지스터의 베이스와 콜렉터 사이의 정전기 특성은 2500V까지 개선된다.Therefore, since the BV CEO has lower breakdown voltage and higher electrostatic characteristics than the BV CEO , the current path is formed in the parasitic npn transistor type diode so that the electrostatic characteristic between the base and the collector of the pnp transistor is improved to 2500V.
그러나 상기한 종래의 pnp 트랜지스터는 고주파의 입력을 받게 되면 기생 npn 트랜지스터의 베이스와 콜렉터의 사이에 형성되는 기생 커패시터(Cex)의 커패시턴스는 상당히 증가되어 기생 npn 트랜지스터의 베이스에 바이어스되므로 고속용 반도체 장치를 오동작시키기 쉬운 문제점을 갖는다.However, when the conventional pnp transistor is subjected to a high frequency input, the capacitance of the parasitic capacitor Cex formed between the base of the parasitic npn transistor and the collector is considerably increased and biased to the base of the parasitic npn transistor. It has a problem that is easy to malfunction.
또한 기생 npn 트랜지스터형 다이오드는 pnp 트랜지스터의 베이스와 격리층의 사이에 형성되어 칩의 면적을 증가시키는 문제점을 발생시킨다.In addition, the parasitic npn transistor type diode is formed between the base of the pnp transistor and the isolation layer, causing a problem of increasing the area of the chip.
제4도에 도시한 바와 같이 베이스 접촉영역의 n+영역을 격리층까지 연결시킨 제너다이오드를 추가하는 방법은, 종래의 pnp 트랜지스터의 n+형 에피층(3)과 p+형 확산영역의 격리층(5)에 공통 확산시킨 n+영역(27)이 추가된 구조이다.As shown in FIG. 4, a method of adding a zener diode in which an n + region of a base contact region is connected to an isolation layer includes an n + epitaxial layer 3 of a conventional pnp transistor and an isolation layer 5 of a p + diffusion region. ) Is a structure in which an n + region 27 diffused in common is added.
즉, p형 실리콘 기판(1)상에 pnp 트랜지스터의 베이스가 되는 n-에피층(3)이 형성되고, 상기 n-형 에피층(3)의 소정영역에 p+형 확산영역의 격리층(5)이 형성되고, 상기 n-형 에피층(3)의 소정영역과 상기 격리층(5)에 공통 확산되는 n+영역(27)이 형성되고, 상기 n-형 에피층(3)의 소정영역에 pnp 트랜지스터의 에미터가 되는 p+영역(9)이 형성되는 구조이다.That is, the n- epi layer 3 serving as the base of the pnp transistor is formed on the p-type silicon substrate 1, and the isolation layer 5 of the p + type diffusion region is formed in a predetermined region of the n- type epi layer 3. ) Is formed, and an n + region 27 which is commonly diffused in the predetermined region of the n-type epitaxial layer 3 and the isolation layer 5 is formed, and in the predetermined region of the n− type epitaxial layer 3. The p + region 9 serving as the emitter of the pnp transistor is formed.
상기 n+영역(27)과 p+형 격리층(5)은 공접되어 있어 제너(Zener) 다이오드를 형성한다.The n + region 27 and the p + type isolation layer 5 are in contact with each other to form a Zener diode.
제5도는 제너 다이오드를 추가한 pnp 트랜지스터의 등가 회로도이다.5 is an equivalent circuit diagram of a pnp transistor in which a zener diode is added.
제너 다이오드(ZD)는 pnp 트랜지스터의 베이스-콜렉터에 병렬로 형성된다. 이 경우에 pnp 트랜지스터의 정전기 특성은 기생 커패시턴스의 증가없이 200V까지 개선된다.Zener diode ZD is formed in parallel to the base-collector of the pnp transistor. In this case, the electrostatic properties of the pnp transistors improve up to 200V without increasing parasitic capacitance.
그러나, 제너 다이오드의 내압이 약 6V 이므로 입력전압은 6V 이하로 제한된다. 따라서, 상기한 종래의 pnp 트랜지스터는 제너 다이오드의 내압 이하로 되는 입력전압의 반도체 장치에 한정되는 문제점을 갖는다.However, since the breaker voltage of the Zener diode is about 6V, the input voltage is limited to 6V or less. Therefore, the above-described conventional pnp transistor has a problem of being limited to a semiconductor device having an input voltage which is equal to or lower than the breakdown voltage of the zener diode.
이 고안의 목적은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로서, 입력전압의 범위 및 동작속도에 제한받지 않고 정전기 특성을 개선할 수 있는 반도체 장치의 정전기 보호회로를 제공하는데 있다.An object of the present invention is to solve the conventional problems as described above, to provide an electrostatic protection circuit of a semiconductor device that can improve the electrostatic characteristics without being limited to the range of the input voltage and the operating speed.
상기한 목적을 달성하기 위한 수단으로서 이 고안의 구성은,As a means for achieving the above object, the constitution of the present invention is
p형 실리콘 기판상에 성장되는 pnp 트랜지스터의 베이스 영역인 n-에피층과an n-epi layer, which is a base region of a pnp transistor, grown on a p-type silicon substrate;
상기 n-에피층의 소정영역에 형성되는 p+확산영역의 격리층과, 상기 n-에피층의 소정영역에 형성되는 n+확산영역의 베이스 접촉영역과,An isolation layer of a p + diffusion region formed in a predetermined region of the n− epilayer, a base contact region of an n + diffusion region formed in a predetermined region of the n− epilayer,
상기 n-에피층의 고정영역에 형성되는 p+확산영역의 에미터영역과, 상기 베이스 접촉영역의 하부에 형성되며, 상기의 베이스 접촉영역과의 간격이 상기의 베이스 접촉영역과 상기의 콜렉터 영역과의 간격 보다 작게 형성하는 n+매몰층을 포함하는 것을 특징으로 한다.An emitter region of the p + diffusion region formed in the fixed region of the n− epilayer and a lower portion of the base contact region, wherein a distance between the base contact region and the base contact region and the collector region It characterized in that it comprises an n + buried layer formed smaller than the interval of.
이하, 이 고안이 속하는 기술분야에서 통상의 지식을 가진 자가 이 고안을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 이 고안의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings in order to be described in detail that can be easily carried out by those of ordinary skill in the art.
제6도는 이 고안의 실시예에 따른 정전기 보호회로를 갖는 기판 pnp 트랜지스터의 단면도이다.6 is a cross-sectional view of a substrate pnp transistor having an electrostatic protection circuit according to an embodiment of the present invention.
제6도에 도시되어 있듯이, 이 고안의 실시예에 따른 정전기 보호회로를 갖는 기판 pnp 트랜지스터의 구성은, p형 실리콘 기판(1)의 상부에 pnp 트랜지스터의 베이스가 되는 n-에피층(3)이 형성되고 상기 n-에피층(3)의 소정영역에 격리층이 되어, 콜렉터가 되는 p+확산영역(5)이 형성되고, 상기 n-에피층(3)의 소정영역에 베이스 접촉영역이 되는 n+확산영역(7)이 형성되고, 상기 n-에피층(3)의 소정영역에 pnp 트랜지스터의 에미터가 되는 p+확산영역(9)이 형성되고, 상기 p+확산영역(9)의 하부에 형성되며, 상기의 p+확산영역(9)과의 간격이 상기의 p+확산영역(9)과 상기의 콜렉터영역(5)과의 간격보다 작게 형성하는 매몰층이 되는 n+ 영역(31)이 형성되는 구조로 이루어진다.As shown in FIG. 6, the structure of the substrate pnp transistor having the electrostatic protection circuit according to the embodiment of the present invention is the n-epi layer 3 serving as the base of the pnp transistor on the p-type silicon substrate 1; Is formed and becomes an isolation layer in a predetermined region of the n- epi layer 3, and a p + diffusion region 5 serving as a collector is formed, and a base contact region in a predetermined region of the n- epi layer 3 is formed. An n + diffusion region 7 is formed, and a p + diffusion region 9 serving as an emitter of a pnp transistor is formed in a predetermined region of the n− epilayer 3, and is formed below the p + diffusion region 9. And a structure in which an n + region 31 serving as a buried layer is formed so that the interval between the p + diffusion region 9 is smaller than the interval between the p + diffusion region 9 and the collector region 5. Is made of.
이때 상기 p+확산영역(5)은 pnp 트랜지스터의 콜렉터가 된다.At this time, the p + diffusion region 5 becomes a collector of the pnp transistor.
그리고, 베이스 접촉영역이 되는 n+ 확산영역(7)과 콜렉터 영역이 되는 p+확산영역(5)사이의 간격보다 상기 n+확산영역(7)과 매몰층의 n+영역(31)사이의 간격을 작게 하기 위하여 n-에피층(3)의 두께를 13~16㎛로 줄인다. 따라서 역방향 전압에 의한 pnp 트랜지스터의 전류통로는 베이스 접촉영역의 n+확산영역(7)과 메몰층(31) 및 기판(1)사이에서 형성된다.The gap between the n + diffusion region 7 and the n + region 31 of the buried layer is smaller than the gap between the n + diffusion region 7 serving as the base contact region and the p + diffusion region 5 serving as the collector region. In order to reduce the thickness of the n- epi layer 3 to 13 ~ 16㎛. Therefore, the current path of the pnp transistor due to the reverse voltage is formed between the n + diffusion region 7 and the buried layer 31 and the substrate 1 of the base contact region.
상기한 구성에 의한, 이 고안의 실시예에 따른 정전기 보호회로를 갖는 기판 pnp 트랜지스터의 작용은 다음과 같다.The operation of the substrate pnp transistor having the electrostatic protection circuit according to the embodiment of the present invention by the above configuration is as follows.
먼저, 상기 pnp 트랜지스터의 동작상태를 살펴보기 위하여 상기 pnp 트랜지스터의 입력단인 베이스에 순방향의 전압을 인가하면, pnp 트랜지스터는 베이스-콜렉터 또는 베이스-기판으로 전류의 통로를 형성하여 인가되는 전압의 수준에 상관없이 회로를 안정시킨다.First, when a forward voltage is applied to a base, which is an input terminal of the pnp transistor, in order to examine the operation state of the pnp transistor, the pnp transistor forms a passage of current through the base-collector or the base-substrate to the level of the applied voltage. Stabilize the circuit regardless.
또한, 상기 pnp 트랜지스터의 입력단인 베이스에 역방향의 전압을 인가하면 pnp 트랜지스터의 베이스-콜렉터의 간격보다 베이스-매몰층의 간격이 작으므로, 즉 수평으로 동작하는 전압(BVbso)보다 수직으로 동작하는 전압(BVbso)이 작기 때문에 pnp 트랜지스터는 베이스-매몰층-기판으로 전류의 통로를 형성하여 2000V이상의 정전기 특성을 갖는다.In addition, when the reverse voltage is applied to the base, which is the input terminal of the pnp transistor, the distance between the base and the buried layer is smaller than that of the base-collector of the pnp transistor, that is, the voltage operating vertically than the horizontal voltage BVbso. Since (BVbso) is small, the pnp transistor forms a passage of current through the base-embedded layer-substrate and has electrostatic characteristics of 2000V or more.
따라서, 역방향 전압에 의한 pnp 트랜지스터의 펀치 스루우(punch through)는 베이스 접촉영역과 기판사이에서 먼저 발생한다. 이때 중요한 요소는 베이스 접촉영역과 콜렉터사이의 간격, n-에피층의 두께 및 농도, 매몰층의 농도 및 외부확산(out-diffusion)되는 두께이다.Therefore, punch through of the pnp transistor by the reverse voltage occurs first between the base contact region and the substrate. Important factors here are the spacing between the base contact region and the collector, the thickness and concentration of the n- epi layer, the concentration of the buried layer and the thickness of out-diffusion.
상술한 바와 같이 이 고안의 실시예에 따른 반도체 장치의 정전기 보호회로는 종래의 pnp 트랜지스터의 베이스 접촉영역의 하부에 n+매몰층을 형성시킴으로써 2000V이상의 정전기 특성을 갖게 하고, 기생 커패시턴스를 형성하지 않고, 입력전압의 범위를 제한하지 않고, 칩사이즈를 증가시키지 않는 효과를 가진 오피앰프 및 타이머를 제공할 수가 있다.As described above, the electrostatic protection circuit of the semiconductor device according to the embodiment of the present invention has an electrostatic property of 2000 V or more by forming an n + buried layer under the base contact region of a conventional pnp transistor, and does not form parasitic capacitance. It is possible to provide an op amp and a timer with the effect of not limiting the range of the input voltage and increasing the chip size.
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