KR960005483Y1 - Schumitted circuit - Google Patents
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Abstract
내용없음.None.
Description
제1도는 종래의 슈미트 회로의 회로도이고,1 is a circuit diagram of a conventional Schmitt circuit,
제2도는 상기 제1도의 동작 상태를 나타낸 파형도이고,2 is a waveform diagram showing an operating state of the first diagram,
제3도는 종래의 로우 패스 필터가 추가된 슈미트 회로의 회로도이고,3 is a circuit diagram of a Schmitt circuit added with a conventional low pass filter,
제4도는 이 고안의 실시예에 따른 슈미트 회로의 상세회로도이고,4 is a detailed circuit diagram of a Schmitt circuit according to an embodiment of the present invention,
제5도는 상기 제4도의 펄스폭 검출부의 상세회로도이고,5 is a detailed circuit diagram of the pulse width detector of FIG. 4;
제6도는 이 고안의 실시예에 따른 슈미트 회로의 동작 상태를 나타낸 파형도이다.6 is a waveform diagram showing an operating state of the Schmitt circuit according to the embodiment of the present invention.
이 고안은 입력신호를 로직 레벨로 변환시키는 슈미트 회로에 관한 것으로서, 더욱 상세하게 말하자면, 교류전원(AC)전원을 타고 들어오는 임펄스 노이즈(Impulse Noise)를 제거하여 슈미트 폭보다 큰 임펄스 노이즈가 입력되어도 슈미트 회로가 오동작하지 않도록 슈미트 회로에 관한 것이다.The present invention relates to a Schmitt circuit for converting an input signal to a logic level. More specifically, the Schmitt circuit removes impulse noise coming from an AC power supply, even when an impulse noise larger than the Schmitt width is input. It relates to a Schmitt circuit so that the circuit does not malfunction.
입력신호에 타는 노이즈의 영향을 줄이기 위하여 히스테리시스폭을 갖는 비교기 즉, 입력신호를 로직 레벨로 변환시키는 슈미트 로직 레벨을 파형정형하는 아날로그/디지탈 인터페이스 회로등에 사용되고 있다.In order to reduce the effect of noise on the input signal, it is used in a comparator having a hysteresis width, that is, an analog / digital interface circuit for shaping a Schmitt logic level for converting an input signal to a logic level.
슈미트 회로는 노이즈의 크기가 설정된 히스테리시스폭(슈미트 폭이라고도 함)보다 작으면 노이즈를 제거하여 효과적으로 입력 아날로그 신호를 파형정형할 수 있다.If the magnitude of the noise is less than the set hysteresis width (also called the Schmidt width), the Schmitt circuit can remove the noise and effectively waveform-form the input analog signal.
그러나, 만일 노이즈에 크기가 입력신호보다 크면 슈미트 회로는 올바른 파형정형 동작을 할 수 없다.However, if the noise is larger than the input signal, the Schmitt circuit cannot perform correct waveform shaping.
상기와 같은 상황은 슈미트 회로가 사용되는 제품의 교류전원 라인과 동일한 교류전원에 라인에 전기 모터등을 같이 사용할 경우에 발생할 수가 있다.Such a situation can occur when an electric motor or the like is used in the same AC power supply line as the AC power supply line of a product in which the Schmitt circuit is used.
따라서, 전기 모터를 사용중에 발생한 임펄스 노이즈가 교류전원 라인을 통해 슈미트 회로의 입력신호에 타고 나올 때 슈미트 회로가 오동작할 수 있다.Thus, the Schmitt circuit may malfunction when impulse noise generated while using the electric motor rides on the input signal of the Schmitt circuit through the AC power line.
이하, 첨부된 도면을 참조로 하여 종래의 슈미트 회로에 대하여 설명하기로 한다.Hereinafter, a conventional Schmitt circuit will be described with reference to the accompanying drawings.
제1도는 종래의 슈미트 회로이고, 제2도는 이러한 슈미트 회로의 동작 상태를 상세하게 나타낸 파형도로서, 제2도 (a)의 ㉠은 상기 제1도의 슈미트 회로로 입력되는 정상신호이고 ㉡은 상기 슈미트 회로로 입력되는 임펄스 노이즈이다.FIG. 1 is a conventional Schmitt circuit, and FIG. 2 is a waveform diagram showing the operation state of the Schmitt circuit in detail, wherein (a) in FIG. 2 (a) is a normal signal input to the Schmitt circuit in FIG. Impulse noise input to the Schmitt circuit.
이때, 제2도는 (a)㉡과 같이 임펄스 노이즈가 발생했을 때 상기의 슈미트 회로는 임펄스 노이즈를 정상 신호로 판단하여 제2도 (b)와 같이 하여 신호를 출력한다.At this time, in FIG. 2, when the impulse noise occurs as shown in (a) ', the Schmitt circuit determines the impulse noise as a normal signal and outputs a signal as shown in FIG.
제3도는 이러한 임펄스 노이즈를 제거하기 위한 슈미트 회로도로서, 슈미트 회로(20)의 전단에 저항(R1)과 콘덴서(C1)로 된 로우패스필터(10)를 연결하였다.FIG. 3 is a Schmitt circuit diagram for removing such impulse noise. A low pass filter 10 made of a resistor R1 and a capacitor C1 is connected to a front end of the Schmitt circuit 20.
그러나, 상기 제3도의 슈미트 회로는 그라운드(GND) 배선 처리에 세심한 주의를 기울이지 않으면 전원으로부터 타는 임펄스 노이즈를 제거할 수 없으며 또한, 임펄스 노이즈의 크기를 줄일 수는 있어도 완전히 없앨 수는 없다.However, the Schmitt circuit shown in FIG. 3 cannot remove the impulse noise from the power supply unless careful attention is given to the ground (GND) wiring process, and the impulse noise can be reduced but not completely eliminated.
따라서, 입력신호가 작은 경우에는 임펄스 노이즈의 영향이 크게 나타나 슈미트 회로가 오동작하는 문제점이 있었다.Therefore, when the input signal is small, the influence of the impulse noise is large, there is a problem that the Schmitt circuit malfunctions.
이 고안은 이러한 문제점을 해결하기 위한 것으로서, 이 고안의 목적은 교류전원을 타고 들어오는 임펄스 노이즈의 펄스폭을 검출하여 정상신호(주신호)와 구별하고 이를 제거함으로써 슈미트 폭보다 큰 임펄스 노이즈가 입력되어도 슈미트 회로가 오동작하지 않는 슈미트 회로를 제공함에 있다.This invention is to solve this problem, and the purpose of this invention is to detect the pulse width of the impulse noise coming from the AC power source and distinguish it from the normal signal (main signal) and remove it even if the impulse noise larger than the Schmitt width is input. The present invention provides a Schmitt circuit in which the Schmitt circuit does not malfunction.
이러한 목적을 달성하기 위한 수단으로서, 이 고안의 구성은, 반전단으로는 하이 레벨의 기준전압을 제공받고 비반전단으로는 입력전압을 제공받아 두 전압을 비교하여 출력하는 제1비교기와, 비반전단으로는 로우레벨의 기준전압을 제공받고 반전단으로는 입력전압을 제공받아 두 전압을 비교하여 출력하는 제2비교기와, 상기 제1비교기의 출력단에 연결되어 상기 제1비교기의 출력을 높은 주파수의 클럭으로 계수하여 펄스폭이 작은 신호는 출력하지 않는 제1펄스폭 검출부와, 상기 제2비교기의 출력단에 연결되어 상기 제2비교기의 출력을 높은 주파수의 클럭으로 계수하여 펄스폭이 작은 신호는 출력하지 않는 제2펄스폭 검출부와, 상기 제1, 제2 펄스폭이 검출부의 출력단에 연결되어 사이 제1, 제2펄스폭 검출부의 출력을 래치하여 파형정형하는 래치부로 이루어진다.As a means for achieving the above object, the constitution of the present invention is a first comparator for receiving a high level reference voltage at the inverting stage and an input voltage at the non-inverting stage and comparing the two voltages and outputting the non-inverting stage. A second comparator for receiving a low level reference voltage and an input voltage for an inverting end, and comparing the two voltages and outputting the two comparators, and being connected to an output terminal of the first comparator to output an output of the first comparator at a high frequency. A first pulse width detector for counting a clock and not outputting a signal having a small pulse width; and a signal connected to an output terminal of the second comparator to count the output of the second comparator as a high frequency clock to output a signal having a small pulse width. The second pulse width detection unit and the first and second pulse widths are connected to the output terminals of the detection unit to latch and output waveforms of the first and second pulse width detection units. It is made up of teeth.
이하, 이 고안이 속하는 기술분야에서 통상의 지식을 가진자가 이 고안을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 이 고안의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention in detail.
제4도는 이 고안의 실시예에 따른 슈미트 회로의 회로도이다.4 is a circuit diagram of a Schmitt circuit according to an embodiment of the present invention.
제4도에 도시되어 있듯이 이 고안의 실시예에 따른 슈미트 회로의 구성은, 상위 기준전압을 제공하는 제1비교기(COMP1)와, 하위 기준전압을 제공하는 제2비교기(COMP2)와, 상기 제1비교기(COMP1)와, 출력단(X1)에 연결되어 상기 제1비교기(COMP1)의 출력의 펄스폭을 검출하여 펄스폭이 작은 신호는 출력하지 않는 제1펄스폭 검 출부(100)와, 상기 제2비교기(COMP2)의 출력단(X2)에 연결되어 상기 제2비교기(COMP2)의 출력의 펄스폭을 검출하여 펄스폭이 작은 신호는 출력하지 않는 제2펄스폭 검출부(200)와, 상기 제1, 2펄스폭 검출부(100,200)의 출력단(Y1,Y2)에 연결되어 셋트, 리셋트 기능을 갖고 상기 제1, 2펄스폭 검출부(100,200)의 출력을 래치하는 래치부(300)로 이루어진다.As shown in FIG. 4, the configuration of the Schmitt circuit according to the embodiment of the present invention includes a first comparator COMP1 that provides an upper reference voltage, a second comparator COMP2 that provides a lower reference voltage, and the second comparator. A first pulse width detector 100 connected to the first comparator COMP1 and the output terminal X1 to detect a pulse width of the output of the first comparator COMP1 and not output a signal having a small pulse width; A second pulse width detector 200 connected to the output terminal X2 of the second comparator COMP2 to detect a pulse width of the output of the second comparator COMP2 and not outputting a signal having a small pulse width; A latch unit 300 is connected to the output terminals Y1 and Y2 of the first and second pulse width detection units 100 and 200 and has a set and reset function to latch the output of the first and second pulse width detection units 100 and 200.
여기서, 상기 래치부(300)는 2개의 노아 게이트(NOR1,NOR2)로 구성된다.The latch unit 300 includes two NOR gates NOR1 and NOR2.
한편, 펄스폭을 높은 주파수의 클럭으로 계수하여 설정량보다 작으면 출력하지 않고 크면 출력하는 상기 제1, 2펄스폭 검출부(100,200)는 여러가지 방법으로 구현할 수 있다.Meanwhile, the first and second pulse width detectors 100 and 200 which count the pulse width by a clock of a high frequency and do not output when the pulse width is smaller than the set amount may be implemented in various ways.
제5도는 상기 제1펄스폭 검출부(100)의 하나의 실시예를 나타낸 상세회로도로서, 제1, 제2인버터(I1,I2)와, 리셋트 기능을 갖는 카운터(CONT1)와 셋트(SET), 리셋(RESET)기능을 갖는 래치부(400)로 구성되며, 상기 래치부는 2개의 낸드 케이트(NA1,NA2)로 구성된다.FIG. 5 is a detailed circuit diagram showing an embodiment of the first pulse width detection unit 100. First and second inverters I1 and I2, a counter CONT1 and a set having a reset function are shown in FIG. The latch unit 400 includes a latch unit 400 having a reset function, and the latch unit includes two NAND gates NA1 and NA2.
이때, 상기 제1인버터(I1)의 입력단에는 상기 제1비교기(COMP1)의 출력단(X1)이 연결되고 이 제1인버터(I1)의 출력단에는 카운터(CONT1)의 리셋단이 연결된다.In this case, the output terminal X1 of the first comparator COMP1 is connected to the input terminal of the first inverter I1, and the reset terminal of the counter CONT1 is connected to the output terminal of the first inverter I1.
그리고 상기 제1비교기의 출력단(X1)은 래치부의 낸드 게이트(NA1)의 일단에는 연결된다.The output terminal X1 of the first comparator is connected to one end of the NAND gate NA1 of the latch unit.
그리고, 상기 카운터(CONT1)의 출력단에는 상기 제2인버터(I2)의 입력단이 연결되고 이 제2인버터(I2)의 출력단에는 래치부의 낸드 게이트(NA2)일단이 연결된다.The input terminal of the second inverter I2 is connected to the output terminal of the counter CONT1, and one end of the NAND gate NA2 of the latch unit is connected to the output terminal of the second inverter I2.
한편, 제2펄스폭 검출부(200)의 구성은 상기 제1펄스폭 검출부(100)의 구성과 동일하므로 생략한다.On the other hand, since the configuration of the second pulse width detection unit 200 is the same as the configuration of the first pulse width detection unit 100 is omitted.
제6도는 이 고안에 따른 동작 상태를 상세하게 나타낸 파형도로서, 제6도 (a)는 제1, 제2비교기(COMP1,COMP2)의 입력단으로 제공되는 기준전압(Vh,V1)과 입력전압(In)을 나타낸 파형도이고, 제6도 (b), (c)는 상기 제1비교기(COMP1,COMP2)의 출력을 나타낸 파형도이고, 제6도 (d), (e)는 상기 제1, 제2펄스폭 검출부(100,200)의 출력을 나타낸 파형도이고, 제6도 (f)는 상기 래치부(300)의 출력을 나타낸 파형도이다.FIG. 6 is a waveform diagram showing in detail an operation state according to the present invention. FIG. 6 (a) shows reference voltages Vh and V1 and input voltages provided to input terminals of the first and second comparators COMP1 and COMP2. (In) is a waveform diagram, and FIGS. 6 (b) and 6 (c) are waveform diagrams showing the outputs of the first comparators COMP1 and COMP2, and FIGS. 1 and 2 are waveform diagrams showing the output of the second pulse width detectors 100 and 200, and FIG. 6 (f) is a waveform diagram showing the output of the latch unit 300. As shown in FIG.
상기 구성에 의한 이 고안의 실시예에 따른 슈미트 회로의 작용은 다음과 같다.The operation of the Schmitt circuit according to the embodiment of this invention by the above configuration is as follows.
제1비교기(COMP1)의 반전단(1)으로 제6도 (a)와 같이 하이레벨의 기준전압(Vh)이, 제2비교기(COMP2)의 비반전단(+)으로 제6도 (a)와 같이 로우레벨의 기준전압(V1)이 제공되고, 상기 제1비교기(COMP1)의 비반전단(+)과 제2비교기(COMP2)의 반전단(-)으로 제6도 (a)의 입력전압(In)이 제공되면, 상기 제1비교기(COMP1)는 비반전단(+)으로 제공되는 입력전압(In)이 반전단(-)으로 제공되는 하이레벨의 기준전압(Vh)보다 클 경우에만 제6도 (b)와 같이 하이신호를 출력한다.As shown in Fig. 6 (a), the reference voltage Vh at the high level is the inverting stage 1 of the first comparator COMP1, and as shown in Fig. 6 (a) as the non-inverting terminal (+) of the second comparator COMP2. A low level reference voltage V1 is provided, and the input voltage of FIG. 6A is applied to the non-inverting terminal (+) of the first comparator COMP1 and the inverting terminal (-) of the second comparator COMP2. When (In) is provided, the first comparator COMP1 is configured to generate a voltage only when the input voltage In provided to the non-inverting terminal (+) is higher than the high level reference voltage Vh provided to the inverting terminal (-). The high signal is output as shown in 6 (b).
그리고, 상기 제2비교기(COMP2)는 반전단(-)으로 제공되는 입력전압(In)이 비반전단(+)으로 제공되는 로우레벨의 기준전압(V1)보다 작을 경우에만 제6도 (c)와 같이 하이신호를 출력한다.In addition, the second comparator COMP2 may be configured only when the input voltage In provided to the inverting terminal (-) is lower than the low level reference voltage V1 provided to the non-inverting terminal (+). Output a high signal as shown.
그리고, 상기 제1비교기(COMP1)의 출력은 제1펄스폭 검출부(100)의 입력단으로 출력되고, 상기 제1펄스폭 검출부(100)는 상기 제1비교기(COMP1)에서 출력되는 펄스폭을 높은 주파수의 출력으로 출력하여 설정량보다 작으면 출력하지 않고 설정량보다 크면 출력단(Y1)을 통해 제6도 (d)와 같이 출력한다.The output of the first comparator COMP1 is output to an input terminal of the first pulse width detector 100, and the first pulse width detector 100 has a high pulse width output from the first comparator COMP1. If the output of the frequency is less than the set amount, the output is not output. If the output is greater than the set amount, the output is output as shown in FIG.
마찬가지로 상기 제2비교기(COMP2)의 출력을 제2펄스폭 검출부(200)의 입력단으로 출력되고 상기 제2펄스폭 검출부(200)는 상기 제2비교기(COMP2)에서 출력되는 펄스폭을 높은 주파수의 클럭으로 계수하여 설정량보다 작으면 출력하지 않고 설정량보다 크면 출력단(Y2)을 통해 제6도 (e)와 같이 출력한다.Similarly, the output of the second comparator COMP2 is output to the input terminal of the second pulse width detector 200, and the second pulse width detector 200 sets the pulse width output from the second comparator COMP2 at a high frequency. If it is smaller than the set amount by counting with a clock, if it is larger than the set amount, it is output as shown in FIG. 6E through the output terminal Y2.
제5도를 이용하여 상기 제1펄스폭 검출부(100)의 동작 상태를 좀더 상세하게 설펴보면 다음과 같다.Referring to Figure 5 in more detail the operating state of the first pulse width detection unit 100 as follows.
즉, 상기 제1비교기(COMP1)의 출력이 로우이면 카운터(CONT1)와 래치부(400)는 리셋된다.That is, when the output of the first comparator COMP1 is low, the counter CONT1 and the latch unit 400 are reset.
한편, 상기 제1비교기(COMP1)의 출력이 하이이면 상기 래치부(400)는 리셋동작에서 해제되고 상기 래치부(400)를 셋트시킬 트리거 신호(Z)를 기다린다.On the other hand, when the output of the first comparator COMP1 is high, the latch unit 400 is released in a reset operation and waits for a trigger signal Z to set the latch unit 400.
그리고, 카운터(CONT1)는 높은 주파수의 클럭을 클럭단(CLK)으로 제공받아 일정시간을 계수한다.The counter CONT1 receives a clock of high frequency to the clock stage CLK and counts a predetermined time.
이때 클럭은 오실레이터등을 이용하여 임의로 설정할 수 있다.At this time, the clock can be arbitrarily set using an oscillator.
이때, 상기 제1비교기(COMP1)의 출력이 제6도 (a)의 ㉠의 정상신호와 같이 설정량을 넘어서면 상기 카운터(CONT1)는 하이신호를 출력하게 되고, 이 출력신호(Z)가 제2인버터(I2)를 통해 래치부(400)으로 제공되면 상기 래치부(400)는 셋트상태로 되어 출력단(Y1)을 통해 하이신호를 출력한다.At this time, when the output of the first comparator COMP1 exceeds the set amount as in the normal signal of ㉠ of FIG. 6 (a), the counter CONT1 outputs a high signal, and this output signal Z is When the latch unit 400 is provided to the latch unit 400 through the second inverter I2, the latch unit 400 is set and outputs a high signal through the output terminal Y1.
그러나, 상기 제1비교기(COMP1)으로 출력이 제6도 (a)의 ㉡의 임펄스 노이즈와 같이 설정량보다 작으면 상기 카운터(CONT1)는 출력된 계속 로우상태를 출력하게 되고 이 로우신호(Z)는 제2인버터(I2)의 의해 하이신호로 변환되어 래치부(400)에 인가되므로 상기 래치부(400)는 셋트 상태로 트리거되지 못한다.However, if the output to the first comparator COMP1 is smaller than the set amount, such as the impulse noise in Fig. 6 (a), the counter CONT1 outputs the output low state and the low signal Z is output. ) Is converted into a high signal by the second inverter I2 and applied to the latch unit 400, so that the latch unit 400 is not triggered in the set state.
이때, 상기 래치부(400)가 셋트 상태로 트리거되지 못한 상태에서 다시 제1비교기(COMP1)의 출력이 로우가 되므로 상기 제1펄스폭 검출부(100)의 출력(Y1)은 계속 로우상태를 유지한다.At this time, since the output of the first comparator COMP1 becomes low again when the latch unit 400 is not triggered in the set state, the output Y1 of the first pulse width detector 100 remains low. do.
따라서, 펄스폭이 작은 신호는 출력되지 못한다.Therefore, a signal with a small pulse width cannot be output.
그리고, 제2펄스폭 검출부(200)의 상세한 동작은 상기 제1펄스폭 검출부(100)와 동일하므로 상기 제1펄스폭 검출부(100)의 동작 설명을 참조하면 된다.Since the detailed operation of the second pulse width detection unit 200 is the same as that of the first pulse width detection unit 100, the operation description of the first pulse width detection unit 100 may be referred to.
한편, 제6도 (d), (e)와 같은 제1, 제2펄스폭 검출부(100,200)의 출력(Y1,Y2)은 래치부(300)로 제공되어 제6도 (f)와 같이 파형정형되어 출력된다.On the other hand, the outputs Y1 and Y2 of the first and second pulse width detection units 100 and 200 as shown in FIGS. 6 (d) and 6 (e) are provided to the latch unit 300 to form a waveform as shown in FIG. 6 (f). It is formatted and output.
이때, 임펄스 노이즈는 제거되어 출력되지 않는다.At this time, the impulse noise is removed and not output.
이상에서와 같이 이 고안은 비교전압을 갖는 제1, 제2비교기와 상기 제1, 제2비교기의 출력을 높은 주파수로 계수하여 펄스폭이 작은 신호는 출력하지 않는 제1, 제2펄스폭 검출부와, 상기 제1, 제2펄스폭 검출부의 출력을 파형정형하는 래치부로 구성되어 교류전원을 타고 들어오는 임펄스 노이즈의 펄스폭을 검출하고 이를 제거함으로써 동일 교류전원 라인에 모터등을 사용하여 발생하는 임펄스 노이즈가 완전히 제거되어 슈미트 폭보다 큰 임펄스 노이즈가 입력되어도 슈미트 회로가 오동작하지 않는 효과가 있다.As described above, the present invention counts the outputs of the first and second comparators having the comparison voltage and the first and second comparators at a high frequency so that the signals having the small pulse width are not output. And a latch unit configured to waveform-shape the output of the first and second pulse width detection units, and detect and remove the pulse width of the impulse noise coming from the AC power supply, thereby generating an impulse generated by using a motor or the like on the same AC power supply line. Even if the noise is completely removed and impulse noise larger than the Schmitt width is input, the Schmitt circuit does not malfunction.
Claims (6)
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