KR960005016Y1 - Output cell circuit controllable slew rate - Google Patents
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Abstract
내용없음.None.
Description
제1도는 종래의 출력 셀 회로도.1 is a conventional output cell circuit diagram.
제2도는 본 고안의 슬루랫 제어 가능한 출력 셀 회로도.2 is a slew controllable output cell circuit diagram of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
Q1~Q8 : 모스 트랜지스터 X1 : 인버터Q1 ~ Q8: MOS transistor X1: Inverter
R1, R2 : 저항R1, R2: resistance
본 고안은 출력전류의 시간 변화율을 갖는 출력 셀 회로(Output Cell Circuit)에 관한 것으로, 특히 출력의 많은 전류 변화량이 순간적으로 발생됨에 따라 접지(Ground)의 바운싱(Bouncing)을 줄이는데 적당하도록 한 출력전류의 시간변화율에 따른 슬루랫(Slew Rate) 제어 가능한 출력 셀회로에 관한 것이다.The present invention relates to an output cell circuit having a time change rate of the output current, and in particular, an output current that is suitable for reducing ground bouncing due to a large amount of current variation in the output. The present invention relates to an output cell circuit capable of controlling a slew rate according to the rate of change of time.
종래의 기술 구성은 제1도에 도시된 바와 같이, 입력신호(IN)가 모스트랜지스터(Q1,Q3)의 게이트에 인가됨과 아울러 저항(R1,R2)을 통해 모스트랜지스터(Q2,Q4)의 게이트에 전달되므로 순차적으로 모스 트랜지스터는 구동된다.In the prior art configuration, as shown in FIG. 1, the input signal IN is applied to the gates of the MOS transistors Q1 and Q3, and the gates of the MOS transistors Q2 and Q4 through the resistors R1 and R2. The MOS transistors are sequentially driven because they are transmitted to the.
즉, 입력신호(IN)가 하이(High)로 될 대 피모스 트랜지스터(Q1,Q2)는 오프되고, 엔모스 트랜지스터(Q3)는 온(On)이 되어 저항(R2) 값에 의해 딜레이 타임(Delay Time)을 갖고 엔모스 트랜지스터(Q4)가 구동되어, 출력(OUT)은 로우(Low)가 된다.That is, when the input signal IN becomes high, the PMOS transistors Q1 and Q2 are turned off, and the NMOS transistor Q3 is turned on, and the delay time The NMOS transistor Q4 is driven with a delay time, so that the output OUT goes low.
또한, 입력신호(IN)가 로우(Low)가 될 때 엔모스 트랜지스터(Q3,Q4)는 오프되고, 피모스 트랜지스터(Q1)는 온(On)이 되며 저항(R1)값에 의해 딜레이 타임을 갖고 피모스 트랜지스터(Q2)는 구동되어 출력(OUT)은 하이(High)가 된다.In addition, when the input signal IN goes low, the NMOS transistors Q3 and Q4 are turned off, the PMOS transistor Q1 is turned on, and the delay time is set by the resistance R1. In addition, the PMOS transistor Q2 is driven so that the output OUT becomes high.
이와같은 종래의 회로에서도 슬루랫(Slew-Rate)을 제어할 수 있는 출력 셀(Cell)을 만들 수 있지만, 폴리(Poly) 저항(R) 값에 의한 딜레이타임이 순차 시간(Process Time)보다 민감하게 변하여 슬루랫의 제어되는 변화폭이 큰 단점이 있었다.Even in such a conventional circuit, an output cell capable of controlling slew-rate can be made, but the delay time caused by the poly resistor value is more sensitive than the process time. There was a big disadvantage that the controlled change of the slew is changed.
본 고안은 상기와 같은 종래의 단점을 해결하기 위하여, 시간당 전류 변화량이 작아지게 하여 접지 바운싱을 줄어들게 함으로써 안정된 출력전류를 보낼 수 있게 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In order to solve the above disadvantages, the present invention is designed to send a stable output current by reducing the amount of current variation per hour to reduce ground bounce, which will be described in detail with reference to the accompanying drawings. .
제2도는 본 고안의 슬루랫 제어 가능한 출력 셀 회로도로서, 이에 도시한 바와 같이 입력신호(IN)가 피모스 트래지스터(Q5)의 소스, 엔모스 트랜지스터(Q6)의 소스, 피모스 트랜지스터(Q7)의 드레인, 게이트 및 엔모스 트랜지스터(Q8)의 드레인, 게이트에 공통 인가됨과 아울러 인버터(X1)를 통해 상기 피모스 트랜지스터(Q5)의 게이트 및 엔모스 트랜지스터(Q6)의 게이트에 공통 인가되게 접속하고, 상기 피모스 트랜지스터(Q5)의 드레인, 엔모스 트랜지스터(Q8)의 드레인, 피모스 트랜지스터(Q7)의 소스 및 엔모스 트랜지스터(Q8)의 소스를 공통 접속한 후 그 접속점에서 출력(OUT)이 출력되게 구성한 것으로, 이와같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.2 is a slew-controllable output cell circuit diagram of the present invention, in which the input signal IN is the source of the PMOS transistor Q5, the source of the NMOS transistor Q6, and the PMOS transistor Q7. Is commonly applied to the drain, the gate and the drain and gate of the NMOS transistor Q8, and is commonly connected to the gate of the PMOS transistor Q5 and the gate of the NMOS transistor Q6 through the inverter X1. The drain of the PMOS transistor Q5, the drain of the NMOS transistor Q8, the source of the PMOS transistor Q7, and the source of the NMOS transistor Q8 are commonly connected, and then the output OUT at the connection point thereof. This output is configured to be described in detail the operation and effect of the present invention configured as described above.
우선 제2도에서 입력신호(IN)를 하이(High)로 인가하면, 인버터(X1)에서 반전되어 접점(a)이 로우(Low)로 되고, 이에 따라 피모스 트랜지스터(Q7) 및 엔모스 트랜지스터(Q6)는 오프되고, 엔모스 트랜지스터(Q8)및 피모스 트랜지스터(Q5)는 온되므로, 출력(OUT)단으로 전류(I1), (I2)가 흐르게 되어 부하단을 구동시킨다.First, in FIG. 2, when the input signal IN is applied to high, the input signal IN is inverted in the inverter X1 so that the contact a becomes low, whereby the PMOS transistor Q7 and the NMOS transistor are provided. Since Q6 is turned off and NMOS transistor Q8 and PMOS transistor Q5 are turned on, currents I1 and I2 flow to the output OUT terminal to drive the load terminal.
이때, 인버터(X1) 셀의 딜레이(Delay) 시간에 의해 엔모스 트랜지스터(Q8)가 먼저 온되고 순차적으로 피모스 트랜지스터(Q5)가 온된다.At this time, the NMOS transistor Q8 is first turned on by the delay time of the cell of the inverter X1, and the PMOS transistor Q5 is sequentially turned on.
그러나, 입력신호(IN)를 로우(Low)로 인가하면 인버터(X1)에서 반전되어 접점(a)이 하이(High)로 되고, 이에 따라, 엔모스 트랜지스터(Q8) 및 피모스 트랜지스터(Q5)가 오프되고, 피모스 트랜지스터(Q7) 및 엔모스 트랜지스터(Q6)가 온되므로, 출력(OUT)단으로부터 전류(13,14)가 흘러 나오게 된다.However, when the input signal IN is applied low, it is inverted in the inverter X1, and the contact a becomes high, whereby the NMOS transistor Q8 and the PMOS transistor Q5. Since the PMOS transistor Q7 and the NMOS transistor Q6 are turned on, the currents 13 and 14 flow out from the output OUT terminal.
이때, 인버터(X1) 셀의 딜레이 시간에 의해 피모스 트랜지스터(Q7)가 먼저 온되고, 순차적으로 엔모스 트랜지스터(Q6)가 온된다.At this time, the PMOS transistor Q7 is first turned on by the delay time of the inverter X1 cell, and the NMOS transistor Q6 is sequentially turned on.
따라서 그라운드-바운싱의 식인에서 단위 시간당 전류변화량이 작아져 그라운드-바운싱(Ground-Bouncing)이 줄어들므로 보다 안정한 출력 전류를 보내는데 효과가 있다.Thus cannibalization of ground-bouncing The small amount of change in current per unit time reduces the ground-bouncing, which is effective in delivering a more stable output current.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019910000519U KR960005016Y1 (en) | 1991-01-15 | 1991-01-15 | Output cell circuit controllable slew rate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019910000519U KR960005016Y1 (en) | 1991-01-15 | 1991-01-15 | Output cell circuit controllable slew rate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920015848U KR920015848U (en) | 1992-08-17 |
| KR960005016Y1 true KR960005016Y1 (en) | 1996-06-19 |
Family
ID=19309805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019910000519U KR960005016Y1 (en) | 1991-01-15 | 1991-01-15 | Output cell circuit controllable slew rate |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960005016Y1 (en) |
-
1991
- 1991-01-15 KR KR2019910000519U patent/KR960005016Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920015848U (en) | 1992-08-17 |
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