KR960003644Y1 - Frequency multiplier - Google Patents
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Abstract
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Description
제1도는 종래의 기술에 따른 채배회로.1 is a drain circuit according to the prior art.
제2도는 제1도의 파형도.2 is a waveform diagram of FIG.
제3도는 본 고안에 따른 채배회로.3 is a drain circuit according to the present invention.
제4도는 제3도의 LPF의 동작상태도.4 is an operating state of the LPF of FIG.
제5도는 제3도의 파형도.5 is a waveform diagram of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11, 14 : 반전기 12 : 전압조절지연부(VCD)11, 14: Inverter 12: Voltage regulation delay unit (VCD)
13 : 논리게이트 15, 16 : 저역통과필터13: logic gate 15, 16: low pass filter
17, 18 : 피모스 트랜지스터 29, 20, 21, 22 : 엔모스 트랜지스터17, 18: PMOS transistor 29, 20, 21, 22: NMOS transistor
본 고안은 채배회로에 관한 것으로, 특히 효과적으로 듀티비를 조절할 수 있는 채배회로에 관한 것이다.The present invention relates to a drawer circuit, and more particularly to a drawer circuit that can effectively adjust the duty ratio.
제1도는 종래의 기술에 따른 채배회로로서, 입력된 신로(A)를 반전시키는 제1반전기(1)과, 상기 제1반전기(1)의 출력신호(B)를 지연시키는 지연부(2)과, 상기 제1반전기(1)의 출력신호(B) 및 지연부(2)의 출력신호(C)를 입력받아 신호(Z)를 출력시키는 익스클루시브노어(X-NOR; exclusive NOR) 게이트(gate)(3)로 구성된다.1 is a drain circuit according to the prior art, comprising: a first inverter 1 for inverting an input path A and a delay unit for delaying an output signal B of the first inverter 1. (2) and an X-NOR for receiving the output signal B of the first inverter 1 and the output signal C of the delay unit 2 and outputting a signal Z; exclusive NOR) gate 3.
상기 채배회로는 입력신호(A)가 제1반전기(1)을 거쳐 출력(B)이 두개로 나뉘어져, 하나는 상기 X-NOR게이트(3)의 입력으로, 다른 하나는 상기 지연부(2)을 거쳐 상기 X-NOR게이트(3)의 또다른 입력으로 들어가서 출력된다.In the drain circuit, an input signal A is divided into two outputs B via a first inverter 1, one of which is an input of the X-NOR gate 3 and the other of the delay unit ( 2) is input to another input of the X-NOR gate (3) and output.
즉, 제2도에서 볼 수 있듯이, 입력신호(A)로 구형파가 입력되면 상기 반전기(1)을 거쳐 위상이 반전된 신호(B)가 출력되고, 이 신호(B)는 다시 상기 지연부(2)에서 d만큼 지연되고(C), 상기 반전기(1)의 출력신호(B) 및 지연부(2)의 출력신호(C)에 따라 두 출력신호(B,C)가 모두 '로우' 일때만 상기 X-NOR게이트(3)의 출력신호(Z)가 '하이'가 된다.That is, as shown in FIG. 2, when the square wave is input to the input signal A, the signal B whose phase is inverted through the inverter 1 is output, and the signal B is the delay unit again. (2) is delayed by (C), and both output signals B and C are 'low' according to the output signal B of the inverter 1 and the output signal C of the delay unit 2. Only when the output signal Z of the X-NOR gate 3 becomes 'high'.
다시말하면 종래의 채배회로는 단순히 입력신호를 하나는 그대로, 다른하나는 양간의 지연을 가지고 X-NOR게이트에 인가하게 되면, 두 신호가 서로 다른 경우에만 논리 0이 되므로 지연된 시간만큼만 '로우'로 되어 주파수를 2배로 만드는 것이다.In other words, in the conventional draining circuit, if the input signal is simply applied to the X-NOR gate with one delay and the other delayed, the logic becomes zero only when the two signals are different. To double the frequency.
이러한 채배회로는 구성이 간단한 이점이 있으나, 하나의 신호를 채배할 때 듀티 사이클(duty cycle)이 지연부 때문에 사용자가 원하는대로 나오지 않거나, 상기 지연부을 원하는 듀티 사이클에 맞추어도 공정상에서 틀려질 수 있는 문제점들이 있다. 따라서, 본 고안의 목적은 상기와 같은 문제점들을 해결하여 입력된 신호의 듀티 사이클을 정확히 맞추면서 주파수를 채배할 수 있는 채배회로를 제공하는 것이다.Such a divider circuit has a simple configuration, but when a single signal is collected, the duty cycle may not come out as desired by the user due to the delay part, or may be wrong in the process even if the delay part is matched to the desired duty cycle. There are problems. Accordingly, an object of the present invention is to solve the above problems and to provide a multiplication circuit capable of multiplying frequencies while accurately matching the duty cycle of the input signal.
상기와 같은 목적을 달성하기 위한 본 고안의 채배회로는, 입력신호와 상기 입력신호를 소정시간 지연시킨 지연신호를 비교하여 상기 두신호가 다르면 입력신호의 지연시간 만큼 출력신호를 채배하는 비교부와(50); 상기 비교부(50)의 출력신호와 반전된 출력신호를 각각 입력으로 하는 두개의 저역통과필터(15,16)와, 상기 저역통과필터(15,16) 각각의 출력신호를 두 입력으로 하여 이 두신호로 이루어지는 듀티 사이클의 하이상태가 길면, Vc보다 높은 전압을 상기 비교부로 피드백시켜 상기 비교부(50)에서 출력전압을 하강 및 지연시키고, 듀티사이클의 로우상태가 길면, Vc보다 낮은 전압을 상기 비교부로 피드백시켜 상기 비교부(50)에서 전압을 상승 및 지연을 감소시키도록 하기 위한 차동증폭부(60)으로 구성된 위상검출부(100); 로 이루어지는 것을 특징으로 한다.The multiplier circuit of the present invention for achieving the above object, the comparison unit for comparing the input signal and the delay signal delayed the input signal by a predetermined time and compares the output signal by the delay time of the input signal if the two signals are different And 50; Two low pass filters 15 and 16 which input the output signal of the comparator 50 and the inverted output signal, respectively, and the output signals of each of the low pass filter 15 and 16 which are two inputs. If the high state of the duty cycle consisting of two signals is long, a voltage higher than Vc is fed back to the comparator so that the output voltage is lowered and delayed in the comparator 50. If the low state of the duty cycle is long, a voltage lower than Vc is supplied. A phase detection unit (100) configured as a differential amplifier (60) for feeding back to the comparison unit to increase the voltage and reduce the delay in the comparison unit (50); Characterized in that consists of.
이하, 첨부도면을 참조하여 본 고안을 좀 더 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
제3도는 본 고안에 따른 채배회로이다.3 is a drain circuit according to the present invention.
제3도에 의하면, 본 고안의 채배회로는 크게 입력신호와 상기 입력신호의 전압을 조절 및 지연시킨 신호를 비교하기 위한 비교부(50)와, 위상의 틀어짐을 검출하여 상기 비교부(50)로 피드백(feed back)시켜 입력신호의 전압을 다시 조정 및 지연시키기 위한 위상검출부(100)로 이루어진다.Referring to FIG. 3, the drain circuit of the present invention has a comparison unit 50 for comparing an input signal with a signal of which the voltage of the input signal is adjusted and delayed, and the comparison unit 50 by detecting a phase shift. It is composed of a phase detector 100 for feeding back to () to adjust and delay the voltage of the input signal again.
상기 비교부(50)는, 입력단과 연결된 반전기(11)과, 상기 반전기(11)의 출력신호의 전압을 조절 및 지연시키는 전압조절지연부(VCD : Volfage Controlled Deley)(12)과, 상기 반전기(11) 및 VCD(12)의 출력신호를 입력으로 하는 X-NOR게이트(13)로 이루어지며, 상기 위상검출부(100)는 상기비교부(50)의 출력신호가 그대로 인가되는 저역통과필터(LPF : Low Pass Filter)(15)와 반전기(14)을 거쳐 인가되는 저역통과필터(LPF)(16)와, 상기 저역통과필터(15,16)로 부터 출력된 신호들을 입력으로 하여 차동증폭시킨 후 상기 비교부(50)로 피드백시키는 차동증폭부(60)로 이루어진다.The comparator 50 includes an inverter 11 connected to an input terminal, a voltage control delay unit (VCD) 12 for adjusting and delaying a voltage of an output signal of the inverter 11, It consists of an X-NOR gate 13 for inputting the output signal of the inverter 11 and the VCD (12), the phase detection unit 100 is a low band to which the output signal of the comparator 50 is applied as it is A low pass filter (LPF) 16 applied through a low pass filter (LPF) 15 and an inverter 14 and the signals output from the low pass filters 15 and 16 are input. After the differential amplification is made of a differential amplifier (60) for feeding back to the comparison unit (50).
또한, 상기 차동중폭부(60)는, 게이트가 상기 저역통과필터(15)와 연결된 엔모스 트랜지스터(N-MOS transistor)(19)와, 게이트가 상기 저역통과필터(16)와 연결된 엔모스 트랜지스터(2)와, 드레인이 상기 엔모스 트랜지스터(20)와 연결되며 게이트가 드레인에 접속된 피모스(P-MOS) 트랜지스터(17)와, 드레인이 상기 엔모스 트랜지스터(20)와 연결되며, 게이트가 상기 피모스 트랜지스터(17)와 연결된 피모스 트랜지스터(18)와, 드레인이 엔모스 트랜지스터(19,20)의 소오스와 공통으로 연결되며, 게이트는 제1전원전압(22)에 연결된 엔모스 트랜지스터(21)로 이루어지며, 차동증폭된 출력은 피모스 트랜지스터(18)의 드레인으로부터 상기 비교부(50)의 전압조절지연부(VCD)(12)로 피드백된다.In addition, the differential amplitude section 60 may include an N-MOS transistor 19 having a gate connected to the low pass filter 15, and an NMOS transistor having a gate connected to the low pass filter 16. (2), the drain is connected to the NMOS transistor 20, the gate is connected to the drain P-MOS transistor (17), the drain is connected to the NMOS transistor 20, the gate Is connected to the PMOS transistor 18 connected to the PMOS transistor 17 and the drain is commonly connected to the sources of the NMOS transistors 19 and 20, and the gate is the NMOS transistor connected to the first power supply voltage 22. And a differentially amplified output is fed back from the drain of the PMOS transistor 18 to the voltage regulating delay (VCD) 12 of the comparator 50.
제4도는 제3도의 동작을 설명하기 위한 동작상태도로서, (a)는 듀티 사이클의 '하이' 신호가 길때의 동작이며, (b)는 듀티 사이클의 '로우' 신호가 길때의 동작이다.4 is an operation state diagram for explaining the operation of FIG. 3, (a) is an operation when the 'high' signal of the duty cycle is long, and (b) is an operation when the 'low' signal of the duty cycle is long.
(a)를 참조하여 설명하면, 상기 전압조절지연부(12)에서 지연되는 시간이 짧을 경우, 출력(Z)는 '하이' 부분이 긴 듀티 사이클(D)을 가지게 되는데, 이 신호(D1)는 직접 저역통과필터(LPF)(15)에 인가되게 된다. 하지만 일정한 길이의 듀티 사이클 시간을 가지지 못하기 때문에 (Z1)과 같은 출력이 나타난다.Referring to (a), when the delay time of the voltage regulation delay unit 12 is short, the output Z has a long duty cycle D having a 'high' portion, and this signal D1. Is directly applied to the low pass filter (LPF) 15. However, because it does not have a constant length of duty cycle time, an output like (Z 1 ) appears.
이때 엔모 스트랜지스터(19)의 동작전압을 Vc보다 약간 높게 할 경우 상기 저역통과필터(15)의 출력전압은 상기 엔모 스트랜지스터(19)를 '온(on)'시키고, 저역통과필터(16)의 출력전압은 엔모스 트랜지스터(20)를 '오프(off)'시켜, 전압조절지연부(12)의 전압을 변화시키며, 이 신호는 차동증폭되어 다시 전압조절지연부(12)로 피드백됨으로써 지연되는 시간이 늘어나도록 해 주는데, 이런 현상은 듀티 사이클이 같아질때까지 반복적으로 일어난다.At this time, when the operating voltage of the enmo transistor 19 is slightly higher than Vc, the output voltage of the low pass filter 15 turns the enmo transistor 19 on, and the low pass filter 16. The output voltage of " off " of the NMOS transistor 20 changes the voltage of the voltage regulating delay part 12, and this signal is differentially amplified and fed back to the voltage regulating delay part 12 to delay. This will increase the time it takes, which happens repeatedly until the duty cycle is the same.
(b)를 참조하여 설명하면, 상기 전압조절지연부(12)에서 지연되는 시간이 긴 경우, (a)와 반대로 상기 저역통과필터(15,16)들과 엔모스 트랜지스터(19,20)가 상보대칭적으로 동작하여, 상기 전압조절지연부(12)의 지연시간을 줄이도록 하는 신호가 피드백되므로 수클럭(CLOCK)내에 동일한 듀티 사이클을 가지게 된다.Referring to (b), when the delay time in the voltage regulation delay unit 12 is long, the low pass filters 15 and 16 and the NMOS transistors 19 and 20 are opposite to (a). Complementary symmetry, the signal to reduce the delay time of the voltage regulation delay unit 12 is fed back so that it has the same duty cycle in the number clock (CLOCK).
제5도는 제3도의 파형도로서, (a)와 같이 출력신호(Z3)의 듀티 사이클의 '하이'가 길어지게 되면, (b)와 같이 전압조절지연부(12)로 피드백된 신호에 따라 저압을 하강 및 지연시켜(C2) 정상적인 듀티 사이클을 갖는 신호(Z4)를 출력시키게 되고, (c)와 같이 출력신호(Z5)의 듀티 사이클의 '로우'가 길어지게 되면, (d)와 같이 전압조절지연부(12)로 피드백된 신호에 따라 전압을 상승 및 감소시켜(C4) 정상적인 듀티 사이클을 갖는 신호(Z5)를 출력시키게 되는 것이다.FIG. 5 is a waveform diagram of FIG. 3 and when the 'high' of the duty cycle of the output signal Z 3 becomes long as shown in (a), the signal fed back to the voltage regulating delay unit 12 as shown in FIG. As a result, the low voltage is lowered and delayed (C 2 ) to output a signal Z 4 having a normal duty cycle, and as shown in (c), when the 'low' of the duty cycle of the output signal Z 5 becomes long, ( As shown in d), the voltage is increased and decreased according to the signal fed back to the voltage regulation delay unit 12 (C 4 ) to output a signal Z 5 having a normal duty cycle.
즉, 듀티 사이클의 '하이'가 길면, Vc보다 높은 전압이 전압조절지연부(12)로 피드백되어 전압을 하강 및 지연시키고, 듀티 사이클의 '로우'가 길면, Vc보다 낮은 전압이 전압조절지연부(12)에 피드백되어 전압을 상승 및 지연을 감소시켜 듀티 사이클을 조절한다.That is, if the 'high' of the duty cycle is long, a voltage higher than Vc is fed back to the voltage regulation delay unit 12 to lower and delay the voltage. If the 'low' of the duty cycle is long, a voltage lower than Vc is the voltage regulation delay. The feedback to section 12 adjusts the duty cycle by raising the voltage and reducing the delay.
따라서, 본 고안의 채배회로는, 신호의 채배뿐만 아니라 듀티 사이클을 자동적으로 조절할 수 있기 때문에, 이를 사용하는 시스템을 효과적이고 정확하게 동작시킬 수 있는 효과가 있다.Therefore, the draining circuit of the present invention can automatically adjust the duty cycle as well as the picking of the signal, so that the system using the same can be operated effectively and accurately.
Claims (5)
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